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參數(shù)資料
| 型號： | UPD703130GC-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 馬鞍山集成電路 |
| 文件頁數(shù)： | 56/72頁 |
| 文件大?。?/td> | 601K |
| 代理商： | UPD703130GC-8EU |
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Preliminary Data Sheet U15390EJ1V0DS
56
μ
PD703130
(h) DMA flyby transfer timing (external I/O
→
DRAM (EDO, high-speed page) transfer) (2/3)
Parameter
Symbol
Condition
MIN.
MAX.
Unit
WE read time (from CAS
↑
)
<89>
t
CWL
w
CP
= 0
(1 + w
DA
+ w)T – 10
ns
WE pulse width
<92>
t
WP
w
CP
= 0
(1 + w
DA
+ w)T – 10
ns
RAS pulse width
<94>
t
RASP
(2.5 + w
RH
+ w
DA
+ w
F
+ w)T – 10
ns
Off-page
<101>
t
WCS1
w
CP
= 0
(1 + w
RH
+ w
RP
+ w)T – 10
ns
WE setup time
(to CAS
↓
)
On-page
<102>
t
WCS2
w
CP
≥
1
w
CP
T – 10
ns
Delay time from DMAAKm
↓
to CAS
↓
<105>
t
DDACS
(1.5 + w
RH
+ w)T – 10
ns
Delay time from IORD
↓
to CAS
↓
<106>
t
DRDCS
(1 + w
RH
+ w)T – 10
ns
Delay time from WE
↑
to IORD
↑
<107>
t
DWERD
w
F
= 0
0
ns
w
F
= 1
T – 10
ns
Remarks 1.
T = t
CYK
2.
w: The number of waits due to WAIT.
3.
w
RH
: The number of waits due to the RHCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
4.
w
DA
: The number of waits due to the DACxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
5.
w
RP
: The number of waits due to the RPCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
6.
w
CP
: The number of waits due to the CPCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
7.
w
F
: The number of waits that are inserted for a source-side access during a DMA flyby transfer.
8.
m = 0 to 3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD703130 | MOS INTEGRATED CIRCUIT |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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