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參數(shù)資料
| 型號： | UPD703130GC-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 馬鞍山集成電路 |
| 文件頁數(shù)： | 44/72頁 |
| 文件大?。?/td> | 601K |
| 代理商： | UPD703130GC-8EU |
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Preliminary Data Sheet U15390EJ1V0DS
44
μ
PD703130
(d) Write timing (high-speed page DRAM access: on-page) (1/2)
Parameter
Symbol
Condition
MIN.
MAX.
Unit
Column address setup time
<58>
t
ASC
(0.5 + w
CP
)T – 10
ns
Column address hold time
<59>
t
CAH
(1.5 + w
DA
)T – 10
ns
RAS hold time
<63>
t
RSH
(1.5 + w
DA
)T – 10
ns
Column address read time (from RAS
↑
)
<64>
t
RAL
(2 + w
CP
+ w
DA
)T – 10
ns
CAS pulse width
<65>
t
CAS
(1 + w
DA
)T – 10
ns
CAS precharge time
<81>
t
CP
(1 + w
CP
)T – 10
ns
RAS hold time for CAS precharge
<83>
t
RHCP
(2.5 + w
CP
+ w
DA
)T
– 10
ns
WE setup time (to CAS
↓
)
<84>
t
WCS
w
CP
≥
1
w
CP
T – 10
ns
WE hold time (from CAS
↓
)
<85>
t
WCH
(1 + w
DA
)T – 10
ns
Data setup time (to CAS
↓
)
<86>
t
DS
(0.5 + w
CP
)T – 10
ns
Data hold time (from CAS
↓
)
<87>
t
DH
(1.5 + w
DA
)T – 10
ns
WE read time (from RAS
↑
)
<88>
t
RWL
w
CP
= 0
(1.5 + w
DA
)T – 10
ns
WE read time (from CAS
↑
)
<89>
t
CWL
w
CP
= 0
(1 + w
DA
)T – 10
ns
Data setup time (to WE
↓
)
<90>
t
DSWE
w
CP
= 0
0.5T – 10
ns
Data hold time (from WE
↓
)
<91>
t
DHWE
w
CP
= 0
(1.5 + w
DA
)T – 10
ns
WE pulse width
<92>
t
WP
w
CP
= 0
(1 + w
DA
)T – 10
ns
Remarks 1.
T = t
CYK
2.
w
CP
: The number of waits due to the CPCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
3.
w
DA
: The number of waits due to the DACxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD703130 | MOS INTEGRATED CIRCUIT |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD703131AY | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
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