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參數(shù)資料
| 型號： | UPD703130GC-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 馬鞍山集成電路 |
| 文件頁數(shù)： | 26/72頁 |
| 文件大?。?/td> | 601K |
| 代理商： | UPD703130GC-8EU |
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Preliminary Data Sheet U15390EJ1V0DS
26
μ
PD703130
(b) Read timing (SRAM, external ROM, or external I/O) (1/2)
Parameter
Symbol
Condition
MIN.
MAX.
Unit
Data input setup time (to address)
<30>
t
SAID
(1.5 + w
D
+ w)T – 28
ns
Data input setup time (to RD)
<31>
t
SRDID
(1 + w
D
+ w)T – 32
ns
RD, IORD low-level width
<32>
t
WRDL
(1 + w
D
+ w)T – 10
ns
RD, IORD high-level width
<33>
t
WRDH
T – 10
ns
Delay time from address, CSn to RD,
IORD
↓
<34>
t
DARD
0.5T – 10
ns
Delay time from RD, IORD
↑
to
address
<35>
t
DRDA
(0.5 + i)T – 10
ns
Data input hold time (from RD, IORD
↑
)
<36>
t
HRDID
0
ns
Delay time from RD, IORD
↑
to data
output
<37>
t
DRDOD
(0.5 + i)T – 10
ns
WAIT setup time (to address)
<38>
t
SAW
Note
T – 25
ns
WAIT setup time (to BCYST
↓
)
<39>
t
SBSW
Note
T – 25
ns
WAIT hold time (from BCYST
↑
)
<40>
t
HBSW
Note
0
ns
Note
For first WAIT sampling when the number of waits due to the DWC1 and DWC2 registers is zero.
Remarks 1.
T = t
CYK
2.
w: The number of waits due to WAIT.
3.
w
D
: The number of waits due to the DWC1 and DWC2 registers.
4.
i: The number of idle states that are inserted when a write cycle follows a read cycle.
5.
Maintain at least one of the data input hold times, t
HKID
or t
HRDID
.
6.
n = 0, 3 to 5
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD703130 | MOS INTEGRATED CIRCUIT |
| UPD703201 | 32-BIT SINGLE-CHIP MICROCONTROLLERS |
| UPD703204 | 32-BIT SINGLE-CHIP MICROCONTROLLERS |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD703131A | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703131AF1-EN4 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703131AF1-XXX-EN4 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703131AGJ-XXX-UEN | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
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