參數(shù)資料
型號： UPD703130GC-8EU
廠商： NEC Corp.
英文描述： MOS INTEGRATED CIRCUIT
中文描述： 馬鞍山集成電路
文件頁數(shù)： 48/72頁
文件大小： 601K
代理商： UPD703130GC-8EU
Preliminary Data Sheet U15390EJ1V0DS
48
μ
PD703130
(e) Read timing (EDO DRAM) (3/3)
Note
For on-page access from another cycle during the RASn low-level signal.
Remarks 1.
This is the timing for the following case (n = 0 to 3, xx = 00 to 03, 10 to 13).
Number of waits due to the RPCxx bit of the DRCn register (TRPW): 1
Number of waits due to the RHCxx bit of the DRCn register (TRHW): 1
Number of waits due to the DACxx bit of the DRCn register (TDAW): 1
Number of waits due to the CPCxx bit of the DRCn register (TCPW): 1
2.
The broken lines indicate high impedance.
3.
n = 3 to 5
TRPW
T1
TRHW
T2
TDAW TCPW
TB
TDAW
TE
<56>
<57>
<59>
<58>
<76>
<64>
<94>
<61>
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<83>
<77>
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<81>
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<93>
<95>
<80>
<97>
<100>
<74>
<27>
<78>
Data
<74>
Data
<70>
<69>
<68>
<96>
<26>
<37>
<27>
<98>
<26>
<75>
<73>
<99>
CLKOUT (Output)
A0 to A23 (Output)
RASn (Output)
UCAS (Output)
LCAS (Output)
WE (Output)
OE (Output)
D0 to D15 (I/O)
BCYST (Output)
WAIT (Input)
Row address
Column address
Column address
Note
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PDF描述
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