參數(shù)資料
型號： TMS320F28335_1
廠商： Texas Instruments, Inc.
英文描述： Variable Capacitance Diode for TV Tuner VHF Tuning; Ratings VR (V): 32; Characteristics n: 12.0 min; Characteristics rs (ohm) max: 0.85; Characteristics C (pF) max: C2 = 32.2 to 37.5 C25 = 2.57 to 3.0; Characteristics CVR/CVR: 2/25; Cl: 2.777; Package: UFP
中文描述： 數(shù)字信號控制器（DSC）
文件頁數(shù)： 132/166頁
文件大?。?/td> 1889K
代理商： TMS320F28335_1
TMS320F28335, TMS320F28334, TMS320F28332
Digital Signal Controllers (DSCs)
SPRS439B–JUNE 2007–REVISED OCTOBER 2007
Table 6-34. SPI Master Mode External Timing (Clock Phase = 1)
(1)(2)(3)(4)(5)
NO.
SPI WHEN (SPIBRR + 1) IS EVEN OR
SPIBRR = 0
OR 2
MIN
4t
c(LCO)
0.5t
c(SPC)M
-10
SPI WHEN (SPIBRR + 1) IS ODD
AND SPIBRR > 3
UNIT
MAX
MIN
MAX
1
2
t
c(SPC)M
t
w(SPCH)M
Cycle time, SPICLK
Pulse duration, SPICLK high (clock polarity = 0)
128t
c(LCO)
0.5t
c(SPC)M
5t
c(LCO)
ns
0.5t
c(SPC)M
- 0.5t
c
(LCO)
-10
t
w(SPCL))M
Pulse duration, SPICLK low (clock polarity = 1)
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
0.5t
c(SPC)M
- 0.5t
c
(LCO)
-10
3
t
w(SPCL)M
Pulse duration, SPICLK low (clock polarity = 0)
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
0.5t
c(SPC)M
+ 0.5t
c(LCO)
-
0.5t
ns
10
t
w(SPCH)M
Pulse duration, SPICLK high (clock polarity = 1)
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
0.5
tc(SPC)M
+ 0.5t
c(LCO)
ns
-10
6
t
su(SIMO-SPCH)M
Setup time, SPISIMO data valid before SPICLK
high (clock polarity = 0)
Setup time, SPISIMO data valid before SPICLK
low (clock polarity = 1)
Valid time, SPISIMO data valid after SPICLK high
(clock polarity = 0)
Valid time, SPISIMO data valid after SPICLK low
(clock polarity = 1)
Setup time, SPISOMI before SPICLK high (clock
polarity = 0)
Setup time, SPISOMI before SPICLK low (clock
polarity = 1)
Valid time, SPISOMI data valid after SPICLK high
(clock polarity = 0)
Valid time, SPISOMI data valid after SPICLK low
(clock polarity = 1)
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
- 10
ns
t
su(SIMO-SPCL)M
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
- 10
ns
7
t
v(SPCH-SIMO)M
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
- 10
ns
t
v(SPCL-SIMO)M
0.5t
c(SPC)M
-10
0.5t
c(SPC)M
-10
ns
10
t
su(SOMI-SPCH)M
35
35
ns
t
su(SOMI-SPCL)M
35
35
ns
11
t
v(SPCH-SOMI)M
0.25t
c(SPC)M
-10
0.5t
c(SPC)M
-10
ns
t
v(SPCL-SOMI)M
0.25
tc(SPC)M
-10
0.5
tc(SPC)M
-10
ns
(1)
(2)
(3)
The MASTER/SLAVE bit (SPICTL.2) is set and the CLOCK PHASE bit (SPICTL.3) is set.
t
= SPI clock cycle time = LSPCLK/4 or LSPCLK/(SPIBRR + 1)
Internal clock prescalers must be adjusted such that the SPI clock speed is limited to the following SPI clock rate:
Master mode transmit 25 MHz MAX, master mode receive 12.5 MHz MAX
Slave mode transmit 12.5 MHz MAX, slave mode receive 12.5 MHz MAX.
t
= LSPCLK cycle time
The active edge of the SPICLK signal referenced is controlled by the CLOCK POLARITY bit (SPICCR.6).
(4)
(5)
132
Electrical Specifications
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