參數(shù)資料
型號(hào)： OR3LP26B
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場(chǎng)可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口
文件頁(yè)數(shù)： 64/184頁(yè)
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代理商： OR3LP26B
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ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
64
L Lucent Technologies Inc.
PCI Bus Core Detailed Description
Dual Port
(continued)
Target Read Memory, Nonburst, Delayed Transaction
Figure 19 (PCI bus) and Figure 20 (FPGA bus) show the timing for a Target memory nonburst read handled as a
delayed transaction. The FPGA application indicates its desire to do this by asserting signal
deltrn
. The timing on
the PCI interface (Figure 19) is similar to that of an I/O read (Figure 17) except that stop is not asserted here to
cause disconnect with data, but rather the operation is free to continue since it is allowed to complete on the source
(PCI) bus before it completes on the destination (FPGA) bus. The FPGA interface timing is as shown in Figure 20
and is the same as the timing in the I/O accesses of Target I/O read, delayed transaction and Target I/O read, no
delayed transaction.
5-8860(F).a
Figure 19. Target Memory Single Read, Delayed (PCI Bus, 64-Bit)
Ta0 Ta1
Ta2
Ta3 Ta4 Ta5 Ta6 Tb0
Tb1
Tb2 Tb3 Tb4 Tb5
Tb6
Tc0
Tc1
Tc2
Tc3
Tc4
Tc5
Tc6
X
ADRS
X
X
ADRS
X
X
ADRS
X
DATA
X
CMD
BEs
X
X
CMD
BEs
X
X
CMD
BEs
X
clk
framen
ad
c_ben
irdyn
devseln
trdyn
stopn
TRANSACTION #1: ADDRESS, BYTE ENABLES,
AND COMMAND LATCHED AS A
DELAYED READ REQUEST.
TRANSACTION #2: DISCONNECTED W/O DATA
BECAUSE READ OPERATION NOT COMPLETED.
TRANSACTION #3: NORMAL COMPLETION
BECAUSE READ OPERATION COMPLETED.
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PDF描述
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