參數(shù)資料
型號(hào)： OR3LP26B
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場(chǎng)可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口
文件頁(yè)數(shù)： 115/184頁(yè)
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代理商： OR3LP26B
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Lucent Technologies Inc.
Lucent Technologies Inc.
115
Data Sheet
March 2000
ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
PCI Bus Core Detailed Description
Quad Port
(continued)
Target Read I/O, No Delayed Transaction
Figure 41 (PCI bus) and Figure 43 (FPGA bus) show the timing for a Target I/O read that is handled as an immedi-
ate execution; that is, the operation completes on the PCI bus immediately and then is presented to the FPGA via
the FPGA interface. The FPGA application indicates its desire to do this by deasserting signal
deltrn
. The PCI core
Target terminates the I/O read request by disconnecting with data on the first data word, thus disallowing bursting.
The PCI interface timing shown in Figure 41 is identical to the timing of the third (final) transaction of Target I/O
read, delayed transaction (Figure 40), which shows a Target I/O read with delayed transaction. Also, the FPGA
interface timing is as shown in Figure 43, regardless of whether delayed transactions are enabled.
5-8857(F).a
Figure 41. Target I/O Read, Not Delayed (PCI Bus, 64-Bit)
T0
T1
T2
T3
Tn0
Tn1
Tn2
Tn3
X
ADDRESS
X
X
DATA
X
X
CMD
BYTE ENABLES
BYTE ENABLES
X
clk
framen
ad
c_ben
irdyn
devseln
trdyn
stopn
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PDF描述
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