參數(shù)資料
型號： OR3LP26B
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標(biāo)PCI接口
文件頁數(shù)： 104/184頁
文件大小： 5590K
代理商： OR3LP26B
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ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
104
L Lucent Technologies Inc.
PCI Bus Core Detailed Description
Quad Port
(continued)
Target Write to Configuration Space Transaction
Figure 33 shows the timing on the PCI interface for a Target write to configuration space. Accesses of configuration
space occur without any involvement of the FPGA interface. All configuration space accesses are disconnected
with data on the first data word and are thus restricted from bursting. Address decode speed is medium, and the
PCI core signals that it is ready to receive the data by asserting
trdyn
one cycle after
devseln
is asserted.
5-8851(F).a
Figure 33. Target Configuration Write (PCI Bus, 64-Bit)
T0
T1
T2
T3
T4
T5
T6
X
ADDRESS
DATA
X
X
CMD
BYTE ENABLES
X
X
X
clk
framen
ad
c_ben
idsel
irdyn
devseln
trdyn
stopn
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PDF描述
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