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參數(shù)資料
| 型號： | OR3LP26B |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標(biāo)PCI接口 |
| 文件頁數(shù)： | 12/184頁 |
| 文件大?。?/td> | 5590K |
| 代理商： | OR3LP26B |
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LLucent Technologies Inc.
ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
OR3LP26B Overview
(continued)
OR3LP26B PCI Bus Core Overview
The OR3LP26B embedded core comprises a PCI bus
interface with independent Master and Target control-
lers, FIFO memories and control logic for data buffer-
ing, a dual-/quad-port interface to the FPGA logic
which performs data packing and multiplexing, and
logic to support embedded core and FPGA configura-
tion. Each of these areas is briefly described in the fol-
lowing paragraphs. A detailed description of all of the
features and functionality of the OR3LP26B embedded
core is provided in the next section.
PCI Bus Interface
The OR3LP26B PCI bus interface is compliant to Revi-
sion 2.2 of the PCI Local Bus specification. It is capable
of no-wait-state, full-burst operation at all of the
rate/data width combinations described in Table 2 as
well as at a 50 MHz specification that provides a speed
increase over the 33 MHz specification and a larger
bus loading capability than the 66 MHz specification.
The OR3LP26B operates in either the 3.3 V or 5 V PCI
signaling environment and is automatically configured
for the appropriate environment by a PCI bus
vio
pin.
Independent Master and Target controllers are pro-
vided for use in systems requiring Master/Target or Tar-
get only operation. Six 32-bit base address registers
(BARs) are provided for choosing the address space of
the PCI device, and these six registers can be com-
bined in pairs to produce 64-bit BARs. Dual address
cycles are supported in both 32-bit and 64-bit address-
ing modes. The BARs work in either the I/O or the
memory space of the device, and can be configured as
prefetchable or nonprefetchable.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3TP12-6BA256 | Single 2.3V 10 MHz OP w/ CS, I temp, -40C to +85C, 8-TSSOP, T/R |
| OR3TP12-6BA256I | Single 2.3V 10 MHZ OP, -40C to +125C, 14-SOIC 150mil, TUBE |
| OR3TP12-6BA352 | Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-PDIP, TUBE |
| OR3TP12-6BA352I | Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-TSSOP, TUBE |
| OR3TP12-6PS240 | Single 2.3V 10 MHZ OP, -40C to +125C, 14-SOIC 150mil, T/R |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3LP26BBA352-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPSC PCI INTERFACE RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3LP26BBM680-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPSC PCI INTERFACE RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3T125 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-4BC432I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4BC600I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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