參數(shù)資料
型號(hào)： OR3LP26B
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場(chǎng)可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口
文件頁(yè)數(shù)： 32/184頁(yè)
文件大小： 5590K
代理商： OR3LP26B
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ORCAOR3LP26B FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
32
L Lucent Technologies Inc.
PCI Bus Core Detailed Description
Dual Port
(continued)
Embedded Core Bit Stream Configurable Options
Table 12 lists all optional functionality in the PCI core that can be defined via bits in the FPGA configuration RAM.
The table also lists the settings available for each feature. Each of these options is configured using the FPSC
Design Kit software.
Table 12. PCI Core Options Settable via FPGA Configuration RAM Bits
Address in
Configuration Space
08
09—0B
Command register bit 2
Optional Settings
Revision ID
Class Code
Bus Master Support
Any 8-bit value.
Any 24-bit value.
Four options.
I
Initially disabled, read-only.
I
Initially disabled, read/write.
I
Initially enabled, read-only.
Include or exclude in decode for
pci_mcfg_stat
.
Include or exclude in decode for
pci_tcfg_stat
.
Include or exclude in decode for
pci_mcfg_stat
.
Include or exclude in decode for
pci_mcfg_stat
.
Include or exclude in decode for
pci_tcfg_stat
.
Include or exclude in decode for
pci_tcfg_stat
.
Report: Data Parity Error Detected
Report: Target Abort Signaled
Report: Target Abort Received
Report: Master Abort Received
Report: System Error Signaled
Report: Parity Error Detected
(nonmaskable)
Latency Timer Initial Value
Base Address Register (BAR) Area 1
Status register bit 8
Status register bit 11
Status register bit 12
Status register bit 13
Status register bit 14
Status register bit 15
OD
Any 8-bit value divisible by 8.
I
One or two 32-bit BARs or one 64-bit BAR, or none
(i.e., unprogrammed).
I
If 64-bit BAR, must be memory; page size can be from
2
4
to 2
64
bytes.
I
32-bit BARs can be memory or I/O.
I
If 32-bit I/O BAR, page size can be from 2
2
to 2
32
bytes.
I
If 32-bit memory BAR, address space can be 2
20
or 2
32
bytes, page size can be 2
4
to the maximum (2
20
or 2
32
)
bytes.
I
If memory, can be prefetchable or nonprefetchable.
Same as for BAR area 1.
Same as for BAR area 1.
Any 16-bit value.
Any 16-bit value.
Any 8-bit value.
Any 8-bit value.
Dual port or quad port.
Fast or slew-limited PCI output buffers.
fclk1
or
fclk2
.
fclk1
or
fclk2
.
Enabled or disabled; when enabled, PCI core will not
transfer most significant byte(s) of Target address if they
match previous Target operation's address and require
additional bus cycle(s).
Normal (16) or extended (32); note that only normal
latency complies with PCI Specification. Extended latency
may be specified in proprietary systems where bandwidth
requirements override fairness considerations.
10—17
Base Address Register (BAR) Area 2
Base Address Register (BAR) Area 3
Subsystem Vendor ID
Subsystem ID
Minimum Grant (Min_Gnt)
Maximum Latency (Max_Lat)
Port Mode
I/O Mode
Master FIFO Interface Clock
Target FIFO Interface Clock
Target Address Comparator
18—1F
20—27
2C—2D
2E—2F
3E
3F
—
—
—
—
—
Target Maximum Intial Latency
—
相關(guān)PDF資料
PDF描述
OR3TP12-6BA256 Single 2.3V 10 MHz OP w/ CS, I temp, -40C to +85C, 8-TSSOP, T/R
OR3TP12-6BA256I Single 2.3V 10 MHZ OP, -40C to +125C, 14-SOIC 150mil, TUBE
OR3TP12-6BA352 Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-PDIP, TUBE
OR3TP12-6BA352I Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-TSSOP, TUBE
OR3TP12-6PS240 Single 2.3V 10 MHZ OP, -40C to +125C, 14-SOIC 150mil, T/R
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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OR3T125-4BC432I 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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