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參數(shù)資料
| 型號： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 202/559頁 |
| 文件大小： | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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280
CHAPTER 13
SERIAL INTERFACE SIO0
User’s Manual U12790EJ2V0UD
(4) Signals
A list of signals in the I2C bus mode is given in Table 13-4.
Table 13-4. Signals in I2C Bus Mode
Signal Name
Description
Start condition
Definition:
SDA0 (SDA1) falling edge when SCL is high Note 1
Function:
Indicates that serial communication will start and subsequent data is address data.
Signaled by:
Master
Signaled when:
CMDT is set.
Affected flag(s):
CMDD (is set).
Stop condition
Definition:
SDA0 (SDA1) rising edge when SCL is high Note 1
Function:
Indicates end of serial transmission.
Signaled by:
Master
Signaled when:
RELT is set.
Affected flag(s):
RELD (is set) and CMDD (is cleared).
Acknowledge signal (ACK)
Definition:
Low level of SDA0 (SDA1) pin during one SCL clock cycle after serial reception
Function:
Indicates completion of reception of 1 byte.
Signaled by:
Master or slave
Signaled when:
ACKT is set with ACKE = 1.
Affected flag(s):
ACKD (is set).
Wait (WAIT)
Definition:
Low-level signal output to SCL
Function:
Indicates state in which serial reception is not possible.
Signaled by:
Slave
Signaled when:
WAT1, WAT0 = 1x.
Affected flag(s):
None
Serial clock (SCL)
Definition:
Synchronization clock for output of various signals
Function:
Serial communication synchronization signal.
Master
Signaled when:
Note 2
Affected flag(s):
CSIIF0Note 3
Address (A6 to A0)
Definition:
7-bit data synchronized with SCL immediately after start condition signal
Function:
Indicates address value for specification of slave on serial bus.
Signaled by:
Master
Signaled when:
Note 2
Affected flag(s):
CSIIF0Note 3
Transfer direction (R/W)
Definition:
1-bit data output in synchronization with SCL after address output
Function:
Indicates whether data transmission or reception is to be performed.
Signaled by:
Master
Signaled when:
Note 2
Affected flag(s):
CSIIF0Note 3
Data (D7 to D0)
Definition:
8-bit data synchronized with SCL, not immediately after start condition
Function:
Contains data to be actually sent.
Signaled by:
Master or slave
Signaled when:
Note 2
Affected flag(s):
CSIIF0Note 3
Notes 1. The level of the serial clock can be controlled by CLC of interrupt timing specification register 0 (SINT0).
2. An instruction to write data to SIO0 is executed when CSIE0 = 1 (serial transfer start directive). In the
wait state, the serial transfer operation will be started after the wait state is released.
3. If the 8-clock wait is selected when WUP = 0, CSIIF0 is set at the rising edge of the 8th clock cycle
of SCL. If the 9-clock wait is selected when WUP = 0, CSIIF0 is set at the rising edge of the 9th clock
cycle of SCL. If WUP = 1, CSIIF0 is set when an address is received and the address matches the
slave address register 0 (SVA0) value, and when a stop condition is detected.
相關(guān)PDF資料 |
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