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參數(shù)資料
| 型號： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 166/559頁 |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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248
CHAPTER 13
SERIAL INTERFACE SIO0
User’s Manual U12790EJ2V0UD
(b) Serial bus interface control register 0 (SBIC0)
SBIC0 is set by a 1-bit or 8-bit memory manipulation instruction.
Reset input sets SBIC0 to 00H.
(Continued)
Note
Bits 2, 3, and 6 (RELD, CMDD and ACKD) are read-only bits.
Remarks 1. Bits 0, 1, and 4 (RELT, CMDT, and ACKT) are 0 when read after data setting.
2. CSIE0: Bit 7 of serial operating mode register 0 (CSIM0)
<6>
<5>
<4>
<3>
<2>
<1>
<0>
<7>
Symbol
SBIC0
BSYE ACKD ACKE ACKT CMDD RELD CMDT RELT
RELT
Used for bus release signal output.
When RELT = 1, SO Iatch is set to (1). After SO latch setting, automatically cleared to (0).
Also cleared to 0 when CSIE0 = 0.
R/W
FF61H
00H
R/WNote
Address
After reset
R/W
CMDT
Used for command signal output.
When CMDT = 1, SO Iatch is cleared to (0). After SO latch clearance, automatically cleared to (0).
Also cleared to 0 when CSIE0 = 0.
R/W
R
RELD
Detection of bus release
Set conditions (RELD = 1)
Clear conditions (RELD = 0)
When bus release signal (REL) is detected
When transfer start instruction is executed
If SIO0 and SVA0 values do not match in address
reception
When CSIE0 = 0
When reset input is applied
R
CMDD
Detection of command
Clear conditions (CMDD = 0)
When transfer start instruction is executed
When bus release signal (REL) is detected
When CSIE0 = 0
When reset input is applied
Set conditions (CMDD = 1)
When command signal (CMD) is detected
The acknowledge signal is output in synchronization with the falling edge of SCK0 just after execution
of the instruction to be set to (1) and, after acknowledge signal output, is automatically cleared to (0).
Used as ACKE = 0. Also cleared to (0) upon start of serial interface transfer or when CSIE0 = 0.
R/W
ACKE
Control of acknowledge signal output
0
Acknowledge signal automatic output disabled (output with ACKT enabled)
The acknowledge signal is output in synchronization with the 9th falling edge of
SCK0 (automatically output when ACKE = 1).
Before completion of
transfer
The acknowledge signal is output in synchronization with the falling edge
of SCK0 just after execution of the instruction to be set to 1
(automatically output when ACKE = 1).
However, not automatically cleared to 0 after acknowledge signal output.
After completion of
transfer
1
R/W
ACKT
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD17P136BGT | MICROCONTROLLER, PDSO28 |
| UPD1913C | Consumer IC |
| UPD1943G | Consumer IC |
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| UPD1963C | Peripheral IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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