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參數(shù)資料
| 型號： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 105/559頁 |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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193
CHAPTER 9
WATCHDOG TIMER
User’s Manual U12790EJ2V0UD
9.4.2 Operation as interval timer
The watchdog timer operates as an interval timer that generates interrupt requests repeatedly at an interval of the
preset count value when bit 3 (WDTM3) and bit 4 (WDTM4) of the watchdog timer mode register (WDTM) are set
to 1 and 0, respectively.
The count clock (interval time) can be selected by using bits 0 to 2 (WDCS0 to WDCS2) of the watchdog timer
clock select register (WDCS). By setting bit 7 (RUN) of WDTM to 1, the watchdog timer starts operating as an interval
timer.
When the watchdog timer operates as interval timer, the interrupt mask flag (WDTMK) and priority specification
flag (WDTPR) are validated and the maskable request interrupt (INTWDT) can be generated. Among the maskable
interrupt requests, INTWDT has the highest default priority.
The interval timer continues operating in the HALT mode but it stops in STOP mode. Thus, set RUN to 1 before
the STOP mode is set, clear the interval timer, and then execute the STOP instruction.
Cautions 1. Once bit 4 (WDTM4) of WDTM is set to 1 (with the watchdog timer mode selected), the interval
timer mode is not set unless RESET is input.
2. The interval time just after being set by WDTM may be shorter than the set time by up to 0.5%.
Table 9-5. Interval Timer Interval Time
Interval Time
212
× 1/fX (650
s)
213
× 1/fX (1.30 ms)
214
× 1/fX (2.60 ms)
215
× 1/fX (5.20 ms)
216
× 1/fX (10.4 ms)
217
× 1/fX (20.8 ms)
218
× 1/fX (41.6 ms)
220
× 1/fX (166 ms)
Remarks 1. fX: System clock oscillation frequency
2. ( ): fX = 6.3 MHz.
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