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參數資料
| 型號： | TMX320DM6437BZDUA |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media Processor |
| 中文描述： | 數字媒體處理器 |
| 文件頁數： | 259/309頁 |
| 文件大?。?/td> | 2216K |
| 代理商： | TMX320DM6437BZDUA |
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www.ti.com
P
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
5
4
3
7
6
2
1
CLKX
FSX
DX
DR
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 6-69. Timing Requirements for McBSP as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1
(1)(2)
(see
Figure 6-41
)
-400
-500
-600
NO.
UNIT
MASTER
MIN
14
4
SLAVE
MIN
2 - 3P
5+ 6P
MAX
MAX
4
5
t
su(DRV-CKXH)
t
h(CKXH-DRV)
P = SYSCLK3 period in ns. For example, when running parts at 600 MHz, use P = 10 ns.
For all SPI Slave modes, the rate of the internal clock CLKG must be at least 8 times faster than that of the SPI data rate. User should
program sample rate generator to achieve maximum CLKG by setting CLKSM = CLKGDV = 1.
Setup time, DR valid before CLKX high
Hold time, DR valid after CLKX high
ns
ns
(1)
(2)
Table 6-70. Switching Characteristics Over Recommended Operating Conditions for McBSP as SPI
Master or Slave: CLKSTP = 11b, CLKXP = 1
(1)(2)
(see
Figure 6-41
)
-400
-500
-600
NO.
PARAMETER
UNIT
MASTER
(3)
MIN
H - 4
T - 2
-4
SLAVE
MIN
MAX
H + 5.5
T + 1
MAX
1
2
3
t
h(CKXH-FXL)
t
d(FXL-CKXL)
t
d(CKXH-DXV)
Hold time, FSX low after CLKX high
(4)
Delay time, FSX low to CLKX low
(5)
Delay time, CLKX high to DX valid
Disable time, DX high impedance following
last data bit from CLKX high
Delay time, FSX low to DX valid
ns
ns
ns
5.5
3P + 2.8
5P + 17
6
t
dis(CKXH-DXHZ)
-6
7.5
3P + 2
5P + 17
ns
7
t
d(FXL-DXV)
L - 2
L+ 4
2P + 2
4P + 17
ns
(1)
(2)
P = SYSCLK3 period in ns. For example, when running parts at 600 MHz, use P = 10 ns.
For all SPI Slave modes, the rate of the internal clock CLKG must be at least 8 times faster than that of the SPI data rate. User should
program sample rate generator to achieve maximum CLKG by setting CLKSM = CLKGDV = 1.
S = Sample rate generator input clock = P if CLKSM = 1 (P = SYSCLK3 period)
S = Sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
T = CLKX period = (1 + CLKGDV) * S
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd
FSRP = FSXP = 1. As a SPI Master, FSX is inverted to provide active-low slave-enable output. As a Slave, the active-low signal input
on FSX and FSR is inverted before being used internally.
CLKXM = FSXM = 1, CLKRM = FSRM = 0 for Master McBSP
CLKXM = CLKRM = FSXM = FSRM = 0 for Slave McBSP
FSX should be low before the rising edge of clock to enable Slave devices and then begin a SPI transfer at the rising edge of the Master
clock (CLKX).
(3)
(4)
(5)
Figure 6-41. McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1
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Peripheral Information and Electrical Specifications
259
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PDF描述 |
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參數描述 |
|---|---|
| TMX320DM6437BZWTA | 功能描述:數字信號處理器和控制器 - DSP, DSC Dig Media Processor RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
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