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參數(shù)資料
| 型號： | TMX320DM6437BZDUA |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media Processor |
| 中文描述： | 數(shù)字媒體處理器 |
| 文件頁數(shù)： | 214/309頁 |
| 文件大?。?/td> | 2216K |
| 代理商： | TMX320DM6437BZDUA |
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www.ti.com
P
DDR_CLK0
1
6.10 Video Processing Sub-System (VPSS) Overview
6.10.1 Video Processing Front-End (VPFE)
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 6-27. Switching Characteristics Over Recommended Operating Conditions for DDR2 Memory
Controller
(1)(2)
(see
Figure 6-18
)
-400
-500
-600
NO.
PARAMETER
UNIT
MIN
MAX
1
t
c(DDR_CLK0)
DDR_CLK0 cycle time = 2 x PLL2 _SYSCLK1 cycle time.
The PLL2 Controller
must
be programmed such that the resulting DDR_CLK0 clock frequency is within the specified range.
Cycle time, DDR_CLK0
6
8
ns
(1)
(2)
Figure 6-18. DDR2 Memory Controller Clock Timing
The DM6437 Video Processing Sub-System (VPSS) provides a Video Processing Front End (VPFE) input
interface for external imaging peripherals (i.e., image sensors, video decoders, etc.) and a Video
Processing Back End (VPBE) output interface for display devices, such as analog SDTV displays, digital
LCD panels, HDTV video encoders, etc.
The VPSS register memory mapping is shown in
Table 6-28
.
Table 6-28. VPSS Register Descriptions
HEX ADDRESS RANGE
0x01C7 3400
0x01C7 3404
0x01C7 3408
0x01C7 3508
0x01C7 350C -
0x01C7 3FFF
REGISTER ACRONYM
Description
PID
PCR
-
SDR_REG_EXP
-
Peripheral Revision and Class Information
VPSS Control Register
Reserved
SDRAM Non Real-Time Read Request Expand
Reserved
The Video Processing Front-End (VPFE) consists of the CCD Controller (CCDC), Preview Engine,
Resizer, Hardware 3A (H3A) Statistic Generator, and Histogram blocks. Together, these modules provide
DM6437 with a powerful and flexible front-end interface. These modules are briefly described below:
The CCDC provides an interface to image sensors and digital video sources.
The Preview Engine is a parameterized hardwired image processing block which is used for converting
RAW color data from a Bayer pattern to YUV 4:2:2.
The Resizer module re-sizes the input image data to the desired display or video encoding resolution.
The H3A module provides control loops for Auto Focus (AF), Auto White Balance (AWB) and Auto
Exposure (AE).
The Histogram module bins input color pixels, depending on the amplitude, and provides statistics
required to implement various 3A (AE/AF/AWB) algorithms and tune the final image/video output.
The VPFE register memory mapping is shown in
Table 6-29
.
Peripheral Information and Electrical Specifications
214
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| TMX320DM6437BZWTA | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Dig Media Processor RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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