參數(shù)資料
型號(hào)： TMS320C6713BGDPA200
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： FLOATING-POINT DIGITAL SIGNAL PROCESSORS
中文描述： 浮點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 99/150頁(yè)
文件大?。?/td> 2039K
代理商： TMS320C6713BGDPA200
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TMS320C6713, TMS320C6713B
FLOATING-POINT DIGITAL SIGNAL PROCESSORS
SPRS186I
DECEMBER 2001
REVISED MAY 2004
99
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
electrical characteristics over recommended ranges of supply voltage and operating case
temperature
(unless otherwise noted)
PARAMETER
TEST CONDITIONS
MIN
TYP
MAX
UNIT
V
OH
High-level output
voltage
All signals except SCL1, SDA1,
SCL0, and SDA0
I
OH
=MAX
2.4
V
V
OL
Low-level output
voltage
All signals except SCL1, SDA1,
SCL0, and SDA0
I
OL
= MAX
0.4
V
SCL1, SDA1, SCL0, and SDA0
All signals except SCL1, SDA1,
SCL0, and SDA0
I
OL
= MAX
0.4
V
I
I
Input current
V
I
= V
SS
to DV
DD
±
170
uA
SCL1, SDA1, SCL0, and SDA0
All signals except SCL1, SDA1,
SCL0, and SDA0
±
10
uA
I
OZ
Off-state output
current
V
O
= DV
DD
or 0 V
±
170
uA
SCL1, SDA1, SCL0, and SDA0
±
10
uA
GDP, CV
DD
= 1.4 V,
CPU clock = 300 MHz
945
mA
GDP, CV
DD
= 1.26 V,
CPU clock = 225 MHz
625
mA
I
DD2V
Core supply current
13GDPA, CV
DD
= 1.26 V,
CPU clock = 200 MHz
560
mA
PYP, CV
DD
= 1.2 V,
CPU clock = 200 MHz
565
mA
13PYPA, CV
DD
= 1.2 V,
CPU clock = 167 MHz
480
mA
I
DD3V
I/O supply current
C6713/13B, DV
DD
= 3.3 V,
EMIF speed = 100 MHz
75
mA
C
i
C
o
For test conditions shown as MIN, MAX, or NOM, use the appropriate value specified in the recommended operating conditions table.
Measured with average activity (50% high/50% low power) at 25
°
C case temperature and 100-MHz EMIF. This model represents a device
performing high-DSP-activity operations 50% of the time, and the remainder performing low-DSP-activity operations. The high/low-DSP-activity
models are defined as follows:
High-DSP-Activity Model:
CPU: 8 instructions/cycle with 2 LDDW instructions [L1 Data Memory: 128 bits/cycle via LDDW instructions;
L1 Program Memory: 256 bits/cycle; L2/EMIF EDMA: 50% writes, 50% reads to/from SDRAM (50% bit-switching)]
McBSP: 2 channels at E1 rate
Timers: 2 timers at maximum rate
Input capacitance
Output capacitance
7
7
pF
pF
Low-DSP-Activity Model:
CPU: 2 instructions/cycle with 1 LDH instruction [L1 Data Memory: 16 bits/cycle; L1 Program Memory: 256 bits per 4 cycles;
L2/EMIF EDMA: None]
McBSP: 2 channels at E1 rate
Timers: 2 timers at maximum rate
The actual current draw is highly application-dependent. For more details on core and I/O activity, refer to the
TMS320C6713/12C/11C Power
Consumption Summary
application report (literature number SPRA889).
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