參數(shù)資料
型號： STDM110
英文描述： STDM110|Data Sheet
中文描述： STDM110 |數(shù)據(jù)資料
文件頁數(shù)： 691/763頁
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代理商： STDM110
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Samsung ASIC
5-28
STDM110
SPARAM_LP
Low-Power Single-Port Asynchronous Static RAM
Block Diagrams
SPARAM_LP has 2 different physical architectures due to the word depth. Optionally, one of these
architectures is generated from SPARAM_LP compiler. In dual-bank, the bank selected by the address is
only activated while the other bank is in idle mode.
Application Notes
1.
Permitting over-the-cell routing
In chip-level layout, over-the-cell routing in SPARAM_LP is permitted for only Metal-5 layer.
2.
Incoming power bus should be adjusted to guarantee NOT more than 10% voltage drop at typical-case
current levels.
Power stripe should be tapped from both sides of SPARAM_LP.
Avoiding short transition on the address bus
In SPARAM_LP, rather than the write operation which is synchronously performed by WEN signal, the
read operation is asynchronously performed whenever the address transition is occurred. In this case, if
the short transition on the address, called a skew, is happened, since SPARAM_LP recognizes the short
address transition as the stable address transition and do perform a read operation. At that time, while in
the read operation, the data stored in the memory may be corrupted due to the short transition. To
prevent such fail, the stable address cycle time (tcyc) is required. The essential requirement to
recognize valid address transition is that at least minimum address period should be equal or greater
than tacc (access time).
Power reduction during standby mode.
The standby power is measured on the condition that only CSN is in disable mode and other signals are
in operation mode. If any of signals are activated while in standby mode, the power will be consumed
because the input switching activities are occurred by the signal transition. Therefore, to reduce
unnecessary power consumption, you should keep stable for all signals while standby mode.
3.
4.
5.
<1-bank>
RAM Core
W
X
W
RAM Core
Y-Dec &
Sense Amp.
Control Block
Y-Dec &
Sense Amp.
I/O Driver
Address
Buffers
I/O Driver
<2-bank>
RAM Core
W
D
X
W
D
RAM Core
Y-Dec &
Sense Amp.
Control Block
Y-Dec &
Sense Amp.
Y-Dec &
Sense Amp.
Control Block
Y-Dec &
Sense Amp.
RAM Core
W
D
X
W
D
RAM Core
I/O Driver
Address
Buffers
I/O Driver
相關(guān)PDF資料
PDF描述
STDRJ45 Ethernet Patch Cords with connectors
STE150N10 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 100V V(BR)DSS | 150A I(D)
STE15N100 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 1KV V(BR)DSS | 15A I(D)
STE16N100 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 1KV V(BR)DSS | 16A I(D)
STE180N05 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 50V V(BR)DSS | 180A I(D)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
STDM12000100 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 12000 NAS - Trays
STDM4000100 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 4000 NAS - Trays
STDM8000100 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 8000 NAS - Trays
STDNCA-1.024 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Crystal Oscillator
STDNCA-1.544 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Crystal Oscillator
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