參數(shù)資料
型號： STDM110
英文描述： STDM110|Data Sheet
中文描述： STDM110 |數(shù)據(jù)資料
文件頁數(shù)： 681/763頁
文件大小： 2386K
代理商： STDM110
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Samsung ASIC
5-18
STDM110
DPSRAM_LP
Low-Power Dual-Port Synchronous Static RAM
Block Diagram
Application Notes
1.
Permitting over-the-cell routing
In chip-level layout, over-the-cell routing in DPSRAM_LP is permitted for only Metal-5 layer.
2.
Incoming power bus should be adjusted to guarantee NOT more than 10% voltage drop at typical-case
current levels.
3.
Power stripe should be tapped from both sides of DPSRAM_LP.
4.
Contention mode in same address access
In DPSRAM_LP, simultaneous operation by both ports on the same memory address, as write/write,
write/read or read/write operation, causes a contention problem. Simultaneous operation is defined as a
state in which both ports are enabled, both address buses are equal at the rising edge of CK.
DPSRAM_LP has no scheme preventing the contention. Due to simultaneous operation, silicon will
behave unpredictably. A write operation cannot end and data appearing at outputs may not be valid.
Please refer to the timing diagrams if you want to avoid the contention mode between both ports. In
write/write operation, the data stored at the current address will be unpredictable. In write/read or
read/write operation, the read port is invalid while the write port is still valid. If you want to avoid the
contention mode, you have to give the value greater than tcc (clock-to-clock setup time). However,
simultaneous read/read is allowable without any restrictions.Power reduction during standby mode.
5.
Power reduction during standby mode
The standby power is measured on the condition that only CSN is in disable mode and other signals are
in operation mode. If any of signals are activated while in standby mode, the power will be consumed
because the input switching activities are occurred by the signal transition. Therefore, to reduce
unnecessary power consumption, you should keep stable for all signals while standby mode.
W
X
RAM Core
X
W
Y-Dec &
Sense Amp.
in Port1
Address &
Clock Buffers
in Port1
Control Block
Y-Dec &
Sense Amp.
in Port1
Address &
Clock Buffers
in Port2
I/O Driver
相關(guān)PDF資料
PDF描述
STDRJ45 Ethernet Patch Cords with connectors
STE150N10 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 100V V(BR)DSS | 150A I(D)
STE15N100 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 1KV V(BR)DSS | 15A I(D)
STE16N100 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 1KV V(BR)DSS | 16A I(D)
STE180N05 TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 50V V(BR)DSS | 180A I(D)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
STDM12000100 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 12000 NAS - Trays
STDM4000100 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 4000 NAS - Trays
STDM8000100 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 8000 NAS - Trays
STDNCA-1.024 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Crystal Oscillator
STDNCA-1.544 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Crystal Oscillator
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