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參數(shù)資料
| 型號(hào)： | STDM110 |
| 英文描述： | STDM110|Data Sheet |
| 中文描述： | STDM110 |數(shù)據(jù)資料 |
| 文件頁數(shù)： | 23/763頁 |
| 文件大?。?/td> | 2386K |
| 代理商： | STDM110 |
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1.4 Product Family
Introduction
STDM110
1-10
Samsung ASIC
3. Phase Locked Loop
1. Lock Time
- The time it takes the PLL to lock onto the system clock. Fast or
slow lock time may be controlled by the loop filter characteristics. The loop filter
characteristics are controlled by varying the R and C components. (Remember
that R and C define the damping-factor as well)
2. Phase Error
- The phase difference between the feedback clock signal and the
system signal clock.
3. Clock Jitter
- The deviations in a clock's output transitions from their ideal
positions define the clock jitter. Jitter is sometimes specified as an absolute value
in nanoseconds. All jitter measurement are made at a specified voltage.
1) Cycle-to-Cycle Jitter: The change in a clock's output transition from its
corresponding position in the previous cycle. This kind of jitter is the most difficult
to measure and usually requires a time-interval analyzer
Figure 1-4.
Cycle-to-Cycle Jitter
: The maximum of such values over multiple cycles (J1,J2...) is the max. cycle-to-
cycle jitter.
2) Period Jitter: Period jitter measures the maximum change in a clock's output
transition from its ideal position. You can use period-jitter measurements to
calculate timing margins in systems.
Figure 1-5.
Period Jitter
3) Long-term Jitter: Long-term jitter measures the maximum change in a clock's
output transition from its ideal position over many cycles. How many cycles
depends on the application and the frequency. A classic example of system
affected by long-term jitter is a graphics card driving a CRT
4) Power Down Mode: PLL state in which the quiescent current is lowered to a
very low level to conserve power.
5) Synthesize clock: a system clock may run at a relatively low rate compared to
system components. A CPU, for example, may require an internal clock that is
several times faster than the system I/O bus clock. Designers can use PLL
Clock
t1
t2
t3
Noise:
jitter J1 = t2
t1
jitter J2 = t3
t2
Clock
ideal cycle: t1
Jitter
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| STDRJ45 | Ethernet Patch Cords with connectors |
| STE150N10 | TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 100V V(BR)DSS | 150A I(D) |
| STE15N100 | TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 1KV V(BR)DSS | 15A I(D) |
| STE16N100 | TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 1KV V(BR)DSS | 16A I(D) |
| STE180N05 | TRANSISTOR | MOSFET POWER MODULE | INDEPENDENT | 50V V(BR)DSS | 180A I(D) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| STDM12000100 | 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 12000 NAS - Trays |
| STDM4000100 | 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 4000 NAS - Trays |
| STDM8000100 | 制造商:Seagate Technology 功能描述:NAS WITH DRIVEGIG-E 8000 NAS - Trays |
| STDNCA-1.024 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Crystal Oscillator |
| STDNCA-1.544 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Crystal Oscillator |
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