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參數(shù)資料
| 型號： | ST20GP6 |
| 英文描述： | MAX 7000 CPLD 256 MC 208-RQFP |
| 中文描述： | GPS處理器 |
| 文件頁數(shù)： | 90/116頁 |
| 文件大小： | 1107K |
| 代理商： | ST20GP6 |
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ST20-GP1
90/116
15.4.1 Dreq/Dack protocol
In this mode the 2 control pins
PlinknotReq
(Dreq) and
PlinknotAck
(Dack) are active low. The
initial (inactive) state of the 2 control wires is high.
Dreq/Dack output
The sequence of events for a Dreq/Dack output is outlined below.
1
PlinknotReq
(Dreq), input to ST20, is taken low by the external ASIC.
2
The ST20-GP1 asserts the
PlinknotAck
(Dack) output low. The ASIC can then take
PlinknotReq
(Dreq) high.
3
Following
PlinknotAck
(Dack) going low, the data in the DMA buffer is applied to the output
pins.
PlinknotAck
(Dack) is forced high and the output drivers are tristated. The ASIC can
initiate the next transfer.
Dreq/Dack input
The sequence of events for a Dreq/Dack input is outlined below.
1
PlinknotReq
(Dreq), input to ST20, is taken low by the external ASIC.
2
The ST20-GP1 then asserts the
PlinknotAck
(Dack) output low.
3
The external ASIC applies the data to be transferred to the
PlinkData0-7
pins. The ASIC
can then return
PlinknotReq
(Dreq) high at any time.
4
The data on the input pins is sampled, then
PlinknotAck
(Dack) is forced high.
Figure 15.1 Dreq/Dack protocol
ST20 Output
PlinknotReq
(Dreq)
PlinknotAck
(Dack)
PlinkData0-7
ST20 Input
PlinknotReq
(Dreq)
PlinknotAck
(Dack)
PlinkData0-7
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ST20GP6X33S | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:GPS PROCESSOR |
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