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參數(shù)資料
| 型號： | OR3TP12-6PS240I |
| 英文描述： | Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-SOIC 150mil, T/R |
| 中文描述： | 用戶可編程ASIC的特殊功能 |
| 文件頁數(shù)： | 77/128頁 |
| 文件大?。?/td> | 2450K |
| 代理商： | OR3TP12-6PS240I |
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Lucent Technologies Inc.
Lucent Technologies Inc.
77
Data Sheet
March 2000
ORCA OR3TP12 FPSC
Embedded Master/Target PCI Interface
PCI Bus Core Target Controller Detailed Description
(continued)
5-7365(F)
Figure 32. Target Read Burst (FIFO Interface, Quad-Port)
Target Read Memory Burst, Nondelayed Transaction
Figure 33 shows the timing on the PCI bus interface, for a Target memory burst read of four 32-bit words handled
as a nondelayed transaction (
deltrn
= 1,
trburstpendn
= 0). The operation starts and waits on the PCI bus while
the FPGA application is notified via the Target FIFO Interface. This is similar to that of an delayed Target burst read
(Figure 30), except the Target accepts the transaction without issuing an immediate retry, but inserts wait-states
(up to 16 or 32) until data is in placed in the Target read FIFO. If the FPGA application cannot provide data within
the initial latency time, the Target issues a retry.
Target Read Burst FIFO Interface
The timing on the FPGA interface (Figure 31 for dual-port) shows the first indication to the FPGA application that a
new operation has begun by the assertion of Target request (
treqn
). The FPGA application begins the command/
address phase by asserting Target address enable (
taenn
) and accepting the command from the
tcmd
bus and
address from bus
datatofpga[0]
(with
fifo_sel
= 1). A burst operation and dual-address indication accompanies
the address on
datatofpgax[1]
and
datatofpgax[0]
respectively. The FPGA application continues to receives
address data until
twlastcycn
is asserted indicating the end of the command/address phase. See Command/
Address Setup section (see page 54) for notes on address transfer and alignment.
T0
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
T11
T12
0
1
0
1
2
3
0
1
2
3
0
CMD
ADRS0
ADRS1
D0
D1
D2
D3
D4
D5
D6
D7
fclk
t_ready
tstatecntr
treqn
tcmd
twdata
taenn
twlastcycn
trdata
tr_fulln
trdataenn
trlastcycn
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3TP12 | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| OR62 | OR62 is a 6-input OR gate with 2x drive strength |
| OR73 | 7-input OR gate with 3x drive strength. |
| OR8GU41 | DIFFUSED TYPE (HIGH SPEED RECTIFIER APPLICATIONS) |
| ORCAORT4622 | Field-Programmable System Chip (FPSC) Four-Channel x 622 Mbits/s Backplane Transceiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| OR4 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:ORCASeries 4 FPGAs |
| OR-401045290 | 制造商:ORTRONICS 功能描述:ORTRONICS 24 PORT MODULAR PATCH PANEL |
| OR40300011 | 制造商:ORTRONICS 功能描述:WORSTATION |
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