參數(shù)資料
型號(hào)： OR3TP12-6PS240I
英文描述： Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-SOIC 150mil, T/R
中文描述： 用戶可編程ASIC的特殊功能
文件頁(yè)數(shù)： 31/128頁(yè)
文件大小： 2450K
代理商： OR3TP12-6PS240I
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Lucent Technologies Inc.
Lucent Technologies Inc.
31
Data Sheet
March 2000
ORCA OR3TP12 FPSC
Embedded Master/Target PCI Interface
PCI Bus Core Detailed Description
(continued)
Embedded Core Configuration Options
Table 8 lists all options in the embedded core that can be selected via the FPSC configuration manager. The table
also lists the settings available for each option, which is accessible using the FPSC design kit software.
Table 8. PCI Bus Core Options Settable via FPGA Configuration RAM Bits
Description
Hex Address in PCI
Configuration
Space
0x08
0x09—0x0B
0x4: Bit 2
Optional Settings
Revision ID
Class Code
Bus Master Support
Any 8-bit value.
Any 24-bit value.
Three options:
I
Target Only: Powerup value: 0; Access Type:
Read-only
I
Master/Target: Powerup value: 0; Access Type:
Read/Write
I
Master: Powerup value: 1; Access Type: Read-
only
Mask value for wire-OR output
pci_cfg_stat
.
Mask value for wire-OR output
pci_cfg_stat.
Mask value for wire-OR output
pci_cfg_stat.
Mask value for wire-OR output
pci_cfg_stat
.
Mask value for wire-OR output
pci_cfg_stat
.
Mask value for wire-OR output
pci_cfg_stat
.
Any 8-bit value divisible by eight (XXXXX000).
I
Refer to PCI Specification 2.2, Section 6.2.5.1
I
Up to two 32-bit BARs, one 64-bit BAR, or none
(i.e., unprogrammed).
I
32-bit BARs can Target memory or I/O space.
I
Memory can be prefetchable or nonprefetchable.
I
If 64-bit BAR, must be memory; page size can be
from 2
4
bytes to 2
64
bytes.
I
If 32-bit I/O BAR, page size can be from 2
2
bytes
to 2
32
bytes.
I
If 32-bit memory BAR, address space can be 2
4
bytes
to the maximum (2
20
bytes or 2
32
bytes).
Same as for BAR area 1.
Data Parity Error Detected
Target Abort Signal
Target Abort Received
Master Abort Received
System Error Signaled
Parity Error Detected
Latency Timer Initial Value
Base Address Register (BAR0/1)
Area 1
0x4: Bit 8
0x4: Bit 11
0x4: Bit 12
0x4: Bit 13
0x4: Bit 14
0x4: Bit 15
0x0D
0x10—0x17
Base Address Register (BAR2/3)
Area 2
Base Address Register (BAR4/5)
Area 3
0x18—0x1F
0x20—0x27
Same as for BAR area 1.
相關(guān)PDF資料
PDF描述
OR3TP12 Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
OR62 OR62 is a 6-input OR gate with 2x drive strength
OR73 7-input OR gate with 3x drive strength.
OR8GU41 DIFFUSED TYPE (HIGH SPEED RECTIFIER APPLICATIONS)
ORCAORT4622 Field-Programmable System Chip (FPSC) Four-Channel x 622 Mbits/s Backplane Transceiver
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
OR3TP127BA256-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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OR4 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:ORCASeries 4 FPGAs
OR-401045290 制造商:ORTRONICS 功能描述:ORTRONICS 24 PORT MODULAR PATCH PANEL
OR40300011 制造商:ORTRONICS 功能描述:WORSTATION
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