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參數(shù)資料
| 型號： | MT8LLN22NCNE |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA316 |
| 封裝： | 27 X 27 MM, PLASTIC, BGA-316 |
| 文件頁數(shù)： | 6/145頁 |
| 文件大?。?/td> | 2285K |
| 代理商： | MT8LLN22NCNE |
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Coppertail Product Specification
MT8LLN22NCNE.fm – Rev. 1, Pub. 2/02
103
2002, Micron Technology Inc.
PRELIMINARY
MT8LLN22NCNE
COPPERTAIL
General Purpose Trap Address 0 Register
NOTE:
This register is core powered and is reset with P_RST#.
NOTE:
This register is core powered and is reset with P_RST#.
IRQ Enable Register
NOTE:
This register is core powered and is reset with P_RST#.
ADDRESS: ACPI_BASE + 38h
SYMBOL: GPAR0
BITS
DESCRIPTION
PROPERTIES
RESET
31:2
Address. Programmable trap address. Address compare to the appropri-
ate space type may issue a SCI or SMI#.
R/W
0
1
Status. When set, indicates that the programmed transaction has caused
a trap.
R/WOTC
0
Space type. Programmable trap address type. When set, the address
space is I/O. When clear, the address space is memory.
R/W
0
Device Control Register
ADDRESS: ACPI_BASE + 3Ch
SYMBOL: DEVCTL
BITS
DESCRIPTION
PROPERTIES
RESET
31:8
Device Trap Enable. When set, enable trap SMI# generation when access
to device defined in corresponding bit of DEVSTS occurs. When clear,
trap SMI# is disabled.
R/W
0
8Reserved.
R/W
0
7:5
Mask address bit 5:3 for General Programmable Address 1. When a bit is
set, that address bit will be ignored in determining a match.
R/W
0
4
Enable Trap of General Programmable Address 1. When set a cycle on
the PCI bus matching the General Purpose Address Trap 1 will set Global
Programmable Address Space Status in DEVSTS and will be trapped by
the LPC PCI target and H_SMI# will be driven active if enabled in DEVSTS.
R/W
0
3:2
Mask address bit 5:3 for General Programmable Address 0. When a bit is
set, that address bit will be ignored in determining a match.
R/W
0
Enable Trap of General Programmable Address 0. When set a cycle on
the PCI bus matching the General Purpose Address Trap 0 will set Global
Programmable Address Space Status in DEVSTS and will be trapped by
the LPC PCI target and H_SMI# will be driven active if enabled in DEVSTS.
R/W
0
ADDRESS: ACPI_BASE + 40h
SYMBOL: IRQ_EN
BITS
DESCRIPTION
PROPERTIES
RESET
15:0
IRQ[15:0] SMI enable. When enabled, the corresponding IRQ status will
set bit 11 of DEVSTS
R/W
0
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PDF描述 |
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