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參數(shù)資料
| 型號(hào)： | MT8LLN22NCNE |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA316 |
| 封裝： | 27 X 27 MM, PLASTIC, BGA-316 |
| 文件頁數(shù)： | 10/145頁 |
| 文件大小： | 2285K |
| 代理商： | MT8LLN22NCNE |
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Coppertail Product Specification
MT8LLN22NCNE.fm – Rev. 1, Pub. 2/02
107
2002, Micron Technology Inc.
PRELIMINARY
MT8LLN22NCNE
COPPERTAIL
General Purpose Edge/Level Select
NOTE:
Register is standby powered and unaffected by SB_POWEROK or P_RST#. Reset only with RSMRST#.
Reserved Register
NOTE:
Register is standby powered and unaffected by SB_POWEROK or P_RST#. Reset only with RSMRST#.
SMB Capabilities
NOTE:
Register is standby powered and unaffected by SB_POWEROK or P_RST#. Reset only with RSMRST#.
ADDRESS: ACPI_BASE + 6Ch
SYMBOL: GPIO_EL_SEL
BITS
DESCRIPTION
PROPERTIES
RESET
31:29
Reserved.
R/W
0
28:24
1 Second Blink. When set a bit corresponding to GPIO[21:17] is set, the
corresponding GPIO will blink every 1-second as measured by RTC. When
clear, no blinking will occur.
R/W
0
23:22
Reserved.
R/W
0
21:19
Micron Reserved.
R/W
0
18:14
GPIO Edge/Level Select. Each bit controls the edge/level select of a corre-
sponding GPIO. When set, the GPIO is edge triggered. When clear, the
GPIO is level triggered.
R/W
0
13:9
Micron Reserved.
R/W
0
8
GPIO Edge/Level Select. Each bit controls the edge/level select of a corre-
sponding GPIO. When set, the GPIO is edge triggered. When clear, the
GPIO is level triggered.
R/W
0
7:0
Micron Reserved.
R/O
0
ADDRESS: ACPI_BASE + 70h
BITS
DESCRIPTION
PROPERTIES
RESET
31:16
Micron Reserved
R/O
0
15:0
Micron Reserved
R/W
0
ADDRESS: ACPI_BASE + 74h
SYMBOL: SMB_CAP
BITS
DESCRIPTION
PROPERTIES
RESET
31:8
Reserved
R/O
0
7
Map SMB_EVENT to PME_EVENT bit. Setting this bit will cause an
enabled SMBus event to set the PME_STS bit in GPSTS0.
R/W
0
6:4
SMB Aux. Current requirements. Corresponds to the value to be seen in
the SMB PCI power management capability registers.
R/W
0
3
Enable SMB PME generation in D0 state. Corresponds to the value to be
seen in the SMB PCI power management capability registers.
R/W
0
2
Enable SMB D2 state support. Corresponds to the value to be seen in the
SMB PCI power management capability registers.
R/W
0
1
Enable SMB D1 state support. Corresponds to the value to be seen in the
SMB PCI power management capability registers.
R/W
0
0Reserved.
R/W
0
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