參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 84/311頁
文件大小： 1708K
代理商： MPC105
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3-20
MPC105 PCIB/MC User's Manual
MOTOROLA
11
NO_604_RUN
0
When both a Power PC 604 microprocessor and the MPC105
are in nap mode and the MPC105 is woken up by a PCI
transaction which will access system memory, this bit controls
whether the MPC105 asserts the QACK signal so the 604 can
respond to the snoop (QACK is connected to the RUN signal on
the 604). Note that the MPC105 ignores NO_604_RUN unless
PICR1[PROC_TYPE] = 0b11, indicating a 604.
0
Indicates that the MPC105 will assert the QACK signal.
1
Indicates that the MPC105 will not assert the QACK signal.
10
601_NEED_QREQ
0
Indicates whether the MPC105 should use the QREQ signal as
one of the conditions for entering the nap/sleep state when a
PowerPC 601 microprocessor is used in the system.Note that
the MPC105 ignores 601_NEED_QREQ unless
PICR1[PROC_TYPE] = 0b00, indicating a 601 processor.
0
Indicates that the QREQ signal is not required.
1
Indicates that the QREQ signal is required.
9
SUSP_QACK
0
Indicates whether the MPC105 asserts the QACK signal when
entering the suspend power saving mode.
0
Indicates that the MPC105 will not assert the QACK signal
when entering the suspend power saving mode.
1
Indicates that the MPC105 will assert QACK when entering
the suspend power saving mode.
8
—
0
This bit is reserved.
7
PM
0
Power management enable
0
Disables the power management logic within the MPC105.
1
Enables the power management logic within the MPC105.
6
—
0
This bit is reserved.
5
DOZE
0
Enables/disables the doze mode capability of the MPC105. Note
that this bit is only valid if MPC105 power management is enabled
(PMCR[PM] = 1).
0
Disables the doze mode
1
Enables the doze mode
4
NAP
0
Enables/disables the nap mode capability of the MPC105. Note
that this bit is only valid if MPC105 power management is enabled
(PMCR[PM] = 1).
0
Disables the nap mode
1
Enables the nap mode
3
SLEEP
0
Enables/disables the sleep mode capability of the MPC105. Note
that this bit is only valid if MPC105 power management is enabled
(PMCR[PM] = 1).
0
Disables the sleep mode
1
Enables the sleep mode
2
CKO_EN
0
Enables/disables the test clock output driver.
0
Disables the test clock output driver
1
Enables the test clock output driver
Table 3-7. Bit Settings for Power Management Configuration Register—0x70 (Continued)
Bit
Name
Reset
Value
Description
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PDF描述
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參數(shù)描述
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