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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 221/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-1
Chapter 7
PCI Bus Interface
70
70
One of the primary functions of the MPC105 is to serve as a bridge between the 60x
processor bus (the host bus) and the PCI bus. The MPC105’s PCI interface is compliant
with the
PCI Local Bus Specification, Revision 2.0
and follows the guidelines in the
PCI
System Design Guide, Revision 1.0
, for host bridge architecture.
It is well beyond the scope of this manual to document the intricacies of the PCI bus. This
chapter provides a rudimentary description of PCI bus operations. The specific emphasis is
directed at how the MPC105 implements the PCI bus. It is strongly advised that anyone
designing a system incorporating PCI devices should refer to the
PCI Local Bus
Specification, Revision 2.0
and the
PCI System Design Guide, Revision 1.0
, for a thorough
description of the PCI local bus.
NOTE
Much of the available PCI literature refers to a 16-bit quantity
as a “word,” and a 32-bit quantity as a “double word.” As this
is inconsistent with the terminology in this manual, the terms
word and double word will not be used in this chapter. Instead,
the number of bits or bytes will indicate the exact quantity.
7.1 PCI Interface Overview
The PCI interface connects the processor and memory buses to the PCI bus, to which I/O
components are connected. The PCI bus uses a 32-bit multiplexed, address/data bus, plus
various control and error signals. The MPC105 supports a range of bus speeds in full-on
mode. (In the sleep and suspend power saving modes, the PCI bus clock may be turned off.)
For complete timing information, see the MPC105 Hardware Specifications. The PCI
interface supports address and data parity with error checking and reporting.
The PCI interface of the MPC105 functions as both a master (initiator) and target device.
Internally, the PCI interface of the MPC105 is controlled by two state machines (one for
master and one for target) running independently of each other. This allows the MPC105 to
run two separate transactions simultaneously. For example, if the master is trying to run a
burst-write to a PCI device, it may get disconnected before finishing the transaction. If
another PCI device is granted the PCI bus and requests a burst-read from system memory,
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