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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 48/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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2-20
MPC105 PCIB/MC User's Manual
MOTOROLA
State Meaning
Asserted/Negated—Represents the row/column multiplexed
physical address for DRAMs or SDRAMs (MA0 is the most
significant address bit; MA11 is the least significant address bit).
–or–
Represents bits 8–19 of the ROM or Flash ROM address (the 12
lowest-order bits, with AR19 as the lsb). Bits 0–7 of the ROM
address are provided by PAR0–PAR7/AR0–AR7.
Assertion—For DRAM, the row address is valid on assertion of
RAS/CS
n
, and the column address is valid on assertion of
CAS/DQM
n
. For SDRAM, the row address is valid on the rising
edge of the 60x bus clock when SDRAS is asserted, and the column
address is valid on the rising edge of the 60x bus clock when
SDCAS/ELE is asserted. For ROM, the address is valid on assertion
of either RSC0 or FOE/RSC1. For Flash ROM the address is valid
on assertion of RCS0.
Timing Comments
2.2.3.5 Memory Parity/ROM Address (PAR0–PAR7/AR0–AR7)
The eight memory parity/ROM address (PAR0–PAR7/AR0–AR7) signals are both input
and output signals for the parity function, but are output signals only for the ROM address
function.
2.2.3.5.1 Memory Parity/ROM Address (PAR0–PAR7/AR0–AR7)—Output
Following are the state meaning and timing comments for PAR0–PAR7 as output signals.
State Meaning
Asserted/Negated—Represents the byte parity being written to
memory (PAR0 is the most significant parity bit and corresponds to
byte lane 0 which is selected by CAS/DQM0). Asserted or negated
as appropriate to provide odd parity (including the parity bit).
–or–
Represents bits 0–7 of the ROM or Flash ROM address (the eight
highest-order bits, with AR0 as the msb). Bits 8–19 of the ROM
address are provided by MA0-MA11/AR8–AR19.
Timing Comments
Assertion/Negation—For DRAMs or SDRAMs, PAR0–PAR7 are
valid concurrent with DH0–DH31 and DL0–DL31. For ROMs or
Flash ROMs, AR0–AR7 are valid concurrent with AR8–AR19.
2.2.3.5.2 Memory Parity (PAR0–PAR7/AR0–AR7)—Input
Following are the state meaning and timing comments for PAR0–PAR7/AR0–AR7 as input
signals.
State Meaning
Asserted/Negated—Represents the byte parity being read from
memory (PAR0 is the most significant parity bit and corresponds to
byte lane 0 which is selected by CAS/DQM0).
Timing Comments
Assertion/Negation—For DRAMs or SDRAMs, PAR0–PAR7 are
valid concurrent with DH0–DH31 and DL0–DL31.
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