參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 306/311頁
文件大小： 1708K
代理商： MPC105
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Index-4
MPC105 PCIB/MC User's Manual
MOTOROLA
INDEX
L2 cache line invalidate following PCI read
snoop, 5-31
L2 cache line push following PCI write
snoop, 5-30
L2 cache line update timing, 5-27
L2 cache read hit timing, 5-24
L2 cache write hit timing, 5-26
legend for timing diagrams, 5-24
write-back operation, 5-1
write-through operation, 5-2
Latency
estimated memory latency, 6-18
Linear burst ordering, PCI, 7-7
Little-endian mode
accessing configuration registers, 3-9
byte ordering, B-4
LE_MODE bit, 3-44
PCI bus, 7-2, B-1
LOCK signal, 1-3, 2-26, 7-3
M
MA0–MA11/AR8–AR19 signals, 2-19
Master-abort, PCI, 7-11
MCCR1 register
bit settings, 3-33
MCCR2 register
bit settings, 3-36
BUF bit, 6-3
MCCR3 register, 3-37
MCCR4 register
bit settings, 3-39
RCBUF bit, 6-3
WCBUF bit, 6-3
MCP (machine check) signal, 2-30, 4-20, 9-3
MEMACK (flush acknowledge) signal, 2-29, 7-21
Memory bank enable register, 3-32, 6-9
Memory boundary register, 3-27, 6-9
Memory interface
BUF bit in MCCR4, 6-3
configuration registers, 3-27
description, 1-5
error detection, 9-5
features, 1-3
maximum supported memory size, 6-1
overview, 6-1, 6-2
power management support, 6-2, 6-20, 6-33
RCBUF bit in MCCR4, 6-3
ROM interface, 6-34
signal buffering, 6-2
signals, 2-18
WCBUF bit in MCCR4, 6-3
Memory maps, 3-1
MICR registers
DRAM power-on initialization, 6-9
MEMGO bit in MICR1, 3-27
SDRAM power-on initialization, 6-24
Misaligned 60x data transfer, 4-15
Misaligned data transfer, 4-17
Mode-set command, SDRAM, 6-26, 6-30
Multiprocessor implementations
address pipelining/split-bus capability, 4-6
multiprocessor configuration, 4-4
Munging
for 60x processors, B-1
munged memory image in main memory, B-4
N
Nap mode
overview, 1-7
PMCR bit settings, 3-19
power management, A-3
QREQ signal, A-1
special cycle, PCI, 7-19
NMI (nonmaskable interrupt) signal, 2-29, 9-4
O
On-chip byte decode mode, 2-13, 3-47, 5-5
P
PAR (parity) signal, 2-24, 7-20
PAR0–PAR7/AR0–AR7 signals, 2-20
PCI (peripheral component interconnect) bus, 1-1, 7-1
PCI address bus decoding, 7-6, A-7
PCI data transfers
FRAME, IRDY, and TRDY signals, 7-4
PCI interface
burst operation, 7-4
bus arbitration, 7-3
bus commands, 7-4
bus transactions
interrupt-acknowledge transaction, 7-18
legend for timing diagrams, 7-9
PCI read operation, timing, 7-10
PCI write operation, timing, 7-10
special-cycle transaction, 7-19
byte alignment, 7-8
byte ordering, 7-2, B-1
C/BE3–C/BE0 signals, 7-20
cache line toggle, 7-7
CONFIG_ADDR register, 7-16
CONFIG_DATA register, 7-16
configuration cycles, 7-13
configuration header, 7-14
description, 1-5
DEVSEL signal, 2-26, 7-7
error detection and reporting, 7-20, 9-6
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