參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 159/311頁(yè)
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-17
CF_TOE_WIDTH. Specifies the width of the active TOE pulse during L2 cast-out
tag read operations.
CF_CBA_MASK(7–0). Specifies which bits of the dirty address read from the tag
RAM are valid.
CF_INV_MODE. The L2 cache invalidate enable mode is used to initialize the tag
contents before enabling the L2 cache in cases where the hardware initialization of
the tag and dirty RAM is not available. To flush the L2 cache, the CF_FLUSHL2 (or
port 0x81C[CF_FLUSHL2]) configuration bit can be set.
CF_CACHE1G. Specifies size of memory space caches by L2 cache.
CF_DATARAMTYPE(0–1). Specifies the type of SRAM used by the L2 cache.
CF_FASTL2MODE. Specifies if fast L2 mode is enabled. The use of fast L2 mode
is supported only by the 604.
CF_BYTEDECODE. Specifies whether the byte write decode is on-chip or off-chip.
CF_FAST_CASTOUT. Specifies timing of L2 cast-out operation.
CF_HOLD. Specifies the hold time of the address, TV, and DIRTY_OUT signals
with respect to the rising edge of the TWE signal.
5.3.2 L2 Cache Interface Control Configuration
The following configuration register bits perform L2 cache control functions, and can be
modified after the L2 cache interface has been enabled through PICR2[CF_L2_EN].
CF_L2_UPDATE_EN. Specifies if L2 cache can be updated. This L2 parameter can
also be set through port 0x81C[CF_L2_UPDATE_EN].
CF_L2EN. Specifies if the L2 cache is enabled. Can also be configured through port
0x81C[CF_L2EN].
CF_FLUSHL2. Setting this configuration bit causes the L2 cache controller to flush
all modified lines to memory, and to invalidate all L2 cache lines. This configuration
bit can also be accessed through port 0x81C[CF_FLUSHL2].
5.3.2.1 CF_L2_HIT_DELAY[1–0]
CF_L2_HIT_DELAY[1–0] specify the earliest valid sampling point of the HIT and
DIRTY_IN signals from the assertion of TS. CF_L2_HIT_DELAY can be configured for a
one, two, or three clock delay. For best performance, (3-1-1-1 nonpipelined, and 2-1-1-1
pipelined), CF_L2_HIT_DELAY should be configured for a delay of one clock cycle. Note
that the MPC105 may not sample the HIT and DIRTY_IN signals at the earliest sampling
point, and should be held valid as long as the address is valid. Figure 5-4 shows the earliest
sampling points selected by the configuration of CF_L2_HIT_DELAY.
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