參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 41/311頁(yè)
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Chapter 2. Signal Descriptions
2-13
2.2.2.1.2 Bus Address Advance/Burst Address 1 (BAA/BA1)—Output
The bus address advance (BAA/BA1) signal is an output on the MPC105. Following are the
state meaning and timing comments for the BAA/BA1 signal.
State Meaning
Asserted—For a burst SRAM configuration, indicates that the burst
SRAMs should increment their internal addresses.
–or–
For an asynchronous SRAM configuration, indicates the least
significant bit of the burst address.
Negated—Indicates no change to addresses.
Timing Comments
Assertion/Negation—For a burst SRAM configuration, the MPC105
asserts BAA/BA1 together with TA during a read access and one
clock after TA during write cycles (to advance the burst address).
–or–
For an asynchronous SRAM configuration, the MPC105 may change
the state of BAA/BA1 after ADS/DALE is negated.
2.2.2.1.3 Data RAM Output Enable (DOE)—Output
The data RAM output enable (DOE) signal is an output on the MPC105. Following are the
state meaning and timing comments for the DOE signal.
State Meaning
Asserted—Indicates that the L2 data RAMs should drive the data
bus.
Negated—Indicates that the L2 data RAM outputs should be
released to the high-impedance state.
Timing Comments
Assertion/Negation—See Chapter 5, “Secondary Cache Interface,”
for more detailed timing information.
2.2.2.1.4 Data RAM Write Enable (FNR/DWE0, DWE/DWE1, DWE2,
CKO/DWE3, DWE4–DWE6, CKE/DWE7)—Output
The data RAM write enable (FNR/DWE0, DWE/DWE1, DWE2, CKO/DWE3, DWE4–
DWE6, and CKE/DWE7) signals are outputs on the MPC105. For brevity, when the
MPC105 is in the on-chip byte decode mode, this manual will refer to the data RAM write
enable signals as DWE0–DWE7, or simply DWE
n
. Note that three of the DWE
n
signals
have multiple functions–FNR/DWE0 also functions as the Flash/nonvolatile ROM
configuration input signal, CKO/DWE3 also functions as the test clock output, and CKE/
DWE7 also functions as the SDRAM clock enable output. Following are the state meaning
and timing comments for the DWE
n
signals.
State Meaning
Asserted—For the external byte decode mode, DWE/DWE1
indicates that a write to the L2 data RAMs is in progress.
–or–
For the on-chip byte decode mode, DWE0–DWE7 function as the
individual byte lane (0–7) write enables for the L2 data RAMs.
Negated—Indicates that no writes to the L2 data RAMs are in
progress.
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