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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 202/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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6-24
MPC105 PCIB/MC User's Manual
MOTOROLA
6.4.1 Supported SDRAM Organizations
It is not necessary to use identical memory devices in each memory bank; individual
memory banks may be of differing size. Although the MPC105 multiplexes the row and
column address bits onto 12 memory address signals, individual SDRAM banks may be
implemented with memory devices requiring fewer than 24 address bits. The MPC105 can
be configured to provide 12, 11, 10, or 9 row address bits to a particular bank, and 12, 11,
10, or 9 column bits.
The data path to the SDRAM banks must be 64 bits wide (72 with parity). Table 6-8
summarizes some of the memory configurations supported by the MPC105.
By using a memory polling algorithm at power-on reset, system firmware configures the
MPC105 to correctly map the size of each bank in memory (the memory boundary
registers). The MPC105 uses its bank map to assert the appropriate RAS/CS signal for
memory accesses according to the provided bank depths.
System software must also configure the MPC105 at power-on reset to appropriately
multiplex the row and column address bits for each bank. This is done by writing the row
address configuration into one of the memory control configuration registers. Address
multiplexing will then occur according to the configuration settings.
6.4.2 SDRAM Power-On Initialization
At system reset, initialization software must set up the programmable parameters in the
memory interface configuration registers (MICRs). These include the memory boundary
registers, the memory banks enable register, and the memory control configuration registers
(MCCRs). See Section 3.2.6, “Memory Interface Configuration Registers,” for more
detailed descriptions of the MICRs and MCCRs.
The programmable parameters relevant to SDRAM-based systems are:
Memory bank starting and ending addresses (memory boundary registers)
Memory bank enables (memory bank enable register)
SREN—self-refresh enable (MCCR1[18])
RAMTYP—RAM type (MCCR1[17])
Table 6-8. Memory Device Configurations Supported
Number of
Devices in a
Bank
Device
Configuration
Row Bits x
Column Bits
Bank Size
Maximum
Memory (Using
All 8 Banks)
16
4M x 4
12 x 12
32 Mbytes
256 Mbytes
8
2M x 8, 9
12 x 12
16 Mbytes
128 Mbytes
4
1M x 16, 18
12 x 12
8 Mbytes
64 Mbytes
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