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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 111/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 3. Device Programming
3-47
28
CF_FLUSH_L2
0
L2 cache flush. The transition on this bit from 0 to 1 initiates
an L2 flush and invalidate operation, provided PICR2[L2_EN]
= 0b0. Note that this bit is also accessible from the external
configuration register at 0x81C.
0
Normal cache operation.
1
The transition from 0 to 1 indicates that the L2 cache
should write all modified lines to memory and mark all
lines as invalid.
27–26
—
00
Reserved
25
CF_BYTE_DECODE
0
On-chip byte-write decode enable. This bit controls whether
byte-write decoding for the L2 cache is performed by the
MPC105 or by external logic. Note that if external decoding is
used, CF_WMODE (PICR2, bits 21 and 20) must be set
accordingly. See Chapter 5, “Secondary Cache Interface,” for
more information.
0
L2 byte-write decode is performed external to the
MPC105.
1
L2 byte-write decode is performed by the MPC105.
24
CF_FAST_L2_MODE
0
Fast L2 mode enable. This bit enables/disables fast L2 mode
timing. Fast L2 mode timing allows for no dead cycles
between consecutive burst reads that hit in the L2 cache.
Note that the 601 and 603 are not capable of using fast L2
mode timing.
0
Enable fast L2 mode timing
1
Disable fast L2 mode timing
23–22
CF_DATA_RAM_TYPE
00
L2 data RAM type. These bits indicate the type of data RAM
used for the L2 cache.
00
Synchronous burst SRAM
01
Reserved
10
Asynchronous SRAM
11
Reserved
21–20
CF_WMODE
00
SRAM write timing. These bits control L2 data RAM write
timing. For an asynchronous SRAM cache configuration, only
mode 01 is valid. See Chapter 5, “Secondary Cache
Interface,” for more information.
00
Reserved
01
Normal DWE timing
10
Delayed write timing. When performing an L2 cache
write, the MPC105 issues the L2 cache control signals,
but delays the assertion of TA by one cycle to allow for
external byte write decoding. Not valid for asynchronous
SRAMs.
11
Early write timing. The MPC105 speculatively asserts
DWE one cycle earlier than the other L2 data RAM
control signals for better write performance when using
external byte write decoding logic. Not valid for
asynchronous SRAMs.
Table 3-29. Bit Settings for Processor Interface Configuration Register 2—0xAC (Continued)
Bit
Name
Reset
Value
Description
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