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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 57/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-29
2.2.4.14.1 ISA Master (ISA_MASTER)—Input
The ISA master (ISA_MASTER) signal is an input signal on the MPC105. Following is the
state meaning for the ISA_MASTER input signal.
State Meaning
Asserted—Indicates that an ISA master is requesting system
memory. This signal is an implied address bit 31 for ISA devices that
cannot drive a full 32-bit address. Accordingly, when the MPC105
detects ISA_MASTER asserted, it automatically asserts DEVSEL.
Note that due to the automatic assertion of DEVSEL when
ISA_MASTER is asserted, possible bus contention can occur if the
current transaction is not truly intended for the MPC105 (or system
memory behind it).
Negated—Indicates that no ISA master requires system memory.
2.2.4.14.2 Flush Request (FLSHREQ)—Input
The flush request (FLSHREQ) signal is an input signal on the MPC105. Following is the
state meaning for the FLSHREQ input signal.
State Meaning
Asserted—Indicates that a device needs to have the MPC105 flush
all of its current operations.
Negated—Indicates normal operation for the MPC105.
2.2.4.14.3 Flush Acknowledge (MEMACK)—Output
The flush acknowledge (MEMACK) signal is an output signal on the MPC105. Following
is the state meaning for the MEMACK output signal.
State Meaning
Asserted—Indicates that the MPC105 has flushed all of its current
operations and has blocked all 60x transfers except snoop copy-back
operations. The MPC105 asserts MEMACK after the flush is
complete, if FLSHREQ is asserted.
Negated—Indicates the MPC105 may still have operations in its
queues. The MPC105 negates MEMACK two cycles after
FLSHREQ is negated.
2.2.5 Interrupt, Clock, and Power Management Signals
The MPC105 coordinates a few miscellaneous signals across the memory bus, the PCI bus,
and the 60x processor bus. These include interrupt, clocking, and power management
signals. This section provides a brief description of these signals.
2.2.5.1 Nonmaskable Interrupt (NMI)—Input
The nonmaskable interrupt (NMI) signal is an input on the MPC105. Following are the state
meaning and timing comments for the NMI input signal.
State Meaning
Asserted—Indicates that the MPC105 should signal a machine
check interrupt to the 60x processor.
Negated—No special meaning.
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