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參數(shù)資料
| 型號： | IDT88K8483BRI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/162頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SPI-4 EXCHANGE 3PORT 672-BGA |
| 標(biāo)準包裝： | 24 |
| 系列： | * |
| 其它名稱： | 88K8483BRI |
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110 of 162
October 20, 2006
IDT IDT88K8483
Table 66 Ingress Calendar Switch Register: Bit CAL_SEL
Table 67 Ingress calendar Switch Register: Bit I_DIP_CSW
SPI-4 Ingress Fill Level Register
There are 2 registers for SPI-4 main interface.
SPI-4 Ingress Max Fill Level Register
There are 2 registers for SPI-4 main interface.
CAL_SEL
I_CSW_EN
Description
0
1
Selects Calendar 0.Calendar selection word is fixed to 01b and is placed after framing pattern.
1
Selects Calendar 1.Calendar selection word is fixed to 10b and is placed after framing pattern.
X
0
Selects Calendar 0.
I_DIP_CSW I_CSW_EN
Description
X
0
DIP2 is computed over all preceding status indications after last ‘11’ framing pattern.
1
DIP2 is computed over all preceding status indications after last ‘11’ framing pattern, including the
calendar selection word, which is fixed at 10b.
0
1
DIP2 is computed over all preceding status indications after last ‘11’ framing pattern, excluding the
calendar selection word.
Field
Read /
Write
Bits
Length Reset
State
Description
FILL_CUR
R
0:0-0:5
6
0x0
Indicates the current fill level of the ingress locker. Since this is a real-time register,
the value read from it will change rapidly and is used for internal diagnostics only.
Table 68
SPI-4 Ingress Fill Level Register (Block base=0x0300, Register offset=0x0B-0x0C)
Field
Read /
Write
Bits
Length Reset
State
Description
FILL_MAX
R/Clear
0:0-0:5
6
0x0
Indicates the maximum fill level of the ingress locker since the time of the last read
of this register. This register is cleared after reading.
Table 69
SPI-4 Ingress Max Fill Level Register (Block Base=0x0300, Register Offset=0x0D-0x0E
相關(guān)PDF資料 |
PDF描述 |
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