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參數(shù)資料
| 型號： | UPD70F3214HY |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 712/861頁 |
| 文件大?。?/td> | 3910K |
| 代理商： | UPD70F3214HY |
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CHAPTER 28 ELECTRICAL SPECIFICATIONS (256 KB MASK ROM VERSION, SINGLE-POWER FLASH MEMORY VERSION) (TARGET)
User’s Manual U16890EJ1V0UD
712
Bus Timing
(1) In multiplex bus mode
(a) Read/write cycle (CLKOUT asynchronous)
(T
A
=
40 to +85
°
C, V
DD
= EV
DD
= AV
REF0
= 4.0 to 5.5 V, 4.0 V
≤
BV
DD
≤
V
DD
, 4.0 V
≤
AV
REF1
≤
V
DD
, V
SS
= EV
SS
=
BV
SS
= AV
SS
= 0 V, C
L
= 50 pF) (1/2)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Address setup time (to ASTB
↓
)
t
SAST
<6>
(0.5 + t
ASW
)T
23
ns
Address hold time (from ASTB
↓
)
t
HSTA
<7>
(0.5 + t
ASW
)T
15
ns
Delay time from RD
↓
to address float
t
FRDA
<8>
16
ns
Data input setup time from address
t
SAID
<9>
(2
+
n + t
ASW
+ t
AHW
)T
40
ns
Data input setup time from RD
↓
t
SRID
<10>
(1
+
n + t
ASW
+ t
AHW
)T
25
ns
Delay time from ASTB
↓
to RD, WRm
↓
t
DSTRDWR
<11>
(0.5 + t
AHW
)T
20
ns
Data input hold time (from RD
↑
)
t
HRDID
<12>
0
ns
Address output time from RD
↑
t
DRDA
<13>
(1
+
i)T
16
ns
Delay time from RD, WRm
↑
to ASTB
↑
t
DRDWRST
<14>
0.5T
10
ns
Delay time from RD
↑
to ASTB
↓
t
DRDST
<15>
(1.5
+
i + t
ASW
)T
10
ns
RD, WRm low-level width
t
WRDWRL
<16>
(1
+
n)T
10
ns
ASTB high-level width
t
WSTH
<17>
(1 + t
ASW
)T
25
ns
Data output time from WRm
↓
t
DWROD
<18>
20
ns
Data output setup time (to WRm
↑
)
t
SODWR
<19>
(1
+
n)T
25
ns
Data output hold time (from WRm
↑
)
t
HWROD
<20>
T
15
ns
t
SAWT1
<21> n
≥
1
(1.5 + t
ASW
+ t
AHW
)T
45
ns
WAIT setup time (to address)
t
SAWT2
<22>
(1.5
+
n + t
ASW
+ t
AHW
)T
45
ns
t
HAWT1
<23> n
≥
1
(0.5
+
n + t
ASW
+ t
AHW
)T
ns
WAIT hold time (from address)
t
HAWT2
<24>
(1.5
+
n + t
ASW
+ t
AHW
)T
ns
t
SSTWT1
<25> n
≥
1
(1 + t
AHW
)T
32
ns
WAIT setup time (to ASTB
↓
)
t
SSTWT2
<26>
(1
+
n + t
AHW
)T
32
ns
t
HSTWT1
<27> n
≥
1
(n + t
AHW
)T
ns
WAIT hold time (from ASTB
↓
)
t
HSTWT2
<28>
(1
+
n + t
AHW
)T
ns
Remarks 1.
t
ASW
: Number of address setup wait clocks
t
AHW
: Number of address hold wait clocks
2.
T = 1/f
CPU
(f
CPU
: CPU operating clock frequency)
3.
n: Number of wait clocks inserted in the bus cycle
The sampling timing changes when a programmable wait is inserted.
4.
m = 0, 1
5.
i: Number of idle states inserted after a read cycle (0 or 1)
6.
The values in the above specifications are values for when clocks with a 1:1 duty ratio are input from X1.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD71011 | COCK PULSE GENERATOR/DIRVER |
| UPD71011C-10 | COCK PULSE GENERATOR/DIRVER |
| UPD71011C-8 | COCK PULSE GENERATOR/DIRVER |
| UPD71011G-8 | COCK PULSE GENERATOR/DIRVER |
| UPD71084G-8 | Clock Pulse Generator/Driver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD70F3216 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217A | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217GJA-UEN | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217GJ-UEN | 制造商:Renesas Electronics Corporation 功能描述:MCU 32-bit V850ES RISC 128KB Flash 3.3V/5V 144-Pin PQFP |
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