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參數(shù)資料
| 型號： | UPD70F3214HY |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 570/861頁 |
| 文件大?。?/td> | 3910K |
| 代理商： | UPD70F3214HY |
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CHAPTER 19 I
2
C BUS
570
User’s Manual U16890EJ1V0UD
(5) Stop condition detection
The INTIIC0 signal is generated when a stop condition is detected.
19.8 Address Match Detection Method
When in I
slave address.
Address match detection is performed automatically by hardware. An INTIIC0 interrupt request signal occurs when
a local address has been set to the SVA0 register and when the address set to the SVA0 register matches the slave
address sent by the master device, or when an extension code has been received.
19.9 Error Detection
In I
of the transmitting device, so the IIC0 register data prior to transmission can be compared with the transmitted IIC0
register data to enable detection of transmission errors. A transmission error is judged as having occurred when the
compared data values do not match.
19.10 Extension Code
(1) When the higher 4 bits of the receive address are either 0000 or 1111, the extension code flag (EXC0) is set for
extension code reception and an interrupt request signal (INTIIC0) is issued at the falling edge of the eighth clock.
The local address stored in the SVA0 register is not affected.
(2) If 11110xx0 is set to the SVA0 register by a 10-bit address transfer and 11110xx0 is transferred from the master
device, the results are as follows. Note that the INTIIC0 signal occurs at the falling edge of the eighth clock.
Higher 4 bits of data match: IICS0.EXC0 bit = 1
7 bits of data match: IICS0.COI0 bit = 1
(3) Since the processing after the INTIIC0 signal occurs differs according to the data that follows the extension code,
such processing is performed by software.
For example, when operation as a slave is not desired after the extension code is received, set the IICC0.LREL0
bit to 1 and the CPU will enter the next communication wait state.
Table 19-4. Extension Code Bit Definitions
2
C bus mode, the master device can select a particular slave device by transmitting the corresponding
2
C bus mode, the status of the serial data bus (SDA0) during data transmission is captured by the IIC0 register
Slave Address
R/W Bit
Description
0000 000
0
General call address
0000 000
1
Start byte
0000 001
X
CBUS address
0000 010
X
Address that is reserved for different bus format
1111 0xx
X
10-bit slave address specification
相關PDF資料 |
PDF描述 |
|---|---|
| UPD71011 | COCK PULSE GENERATOR/DIRVER |
| UPD71011C-10 | COCK PULSE GENERATOR/DIRVER |
| UPD71011C-8 | COCK PULSE GENERATOR/DIRVER |
| UPD71011G-8 | COCK PULSE GENERATOR/DIRVER |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD70F3217 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217A | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217GJA-UEN | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217GJ-UEN | 制造商:Renesas Electronics Corporation 功能描述:MCU 32-bit V850ES RISC 128KB Flash 3.3V/5V 144-Pin PQFP |
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