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參數(shù)資料
| 型號： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 73/211頁 |
| 文件大小： | 2567K |
| 代理商： | TE3-MUX |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁當前第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁
PEB 3445 E
Register Description
Data Sheet
73
2001-06-29
7
Register Description
The register description of the TE3-MUX is divided into two parts, an overview of all
internal registers and in the second part a detailed description of all internal registers.
7.1
Register Overview
Note: Register locations not contained in the following register tables are “reserved”. In
general all write accesses to reserved registers are discarded and read access to
reserved registers result in 0000
H
(16-bit bus mode) or 00
H
(8-bit bus mode).
Nevertheless, to allow future extensions, system software shall access
documented registers only, since writes to reserved registers may result in
unexpected behavior. The read value of reserved registers shall be handled as
don’t care.
Unused and reserved bits are marked with a gray box. The same rules as given
for register accesses apply to reserved bits, except that system software shall
write the documented default value in reserved bit locations.
Note: The lower 8 bits (bits 7..0) of a register correspond to even address, the upper 8
bits (bits 15..8) correspond to an odd address.
Table 7
Register Overview
Register
Access Address
Reset
value
Comment
Page
DS3 Clock Configuration and Status Register
D3CLKCS
R/W
00
H
00
H
DS3 Clock Configuration and
Status
Test Unit Clock Configuration
78
TUCLKC
DS3 Transmit Control Registers
D3TCFG
D3TCOM
D3TLPB
R/W
01
H
00
H
80
R/W
R/W
R/W
02
H
04
H
05
H
0000
H
70
H
00
H
Transmit Configuration
Transmit Command
Remote DS2 Loopback
Transmit Loopback Code
Insertion
Transmit AIS Insertion
Transmit Fault Insertion Control
Transmit Test Unit Control
Transmit Spare Data Link
81
83
85
D3TLPC
R/W
06
H
00
H
86
D3TAIS
D3TFINS
D3TTUC
D3TSDL
R/W
R/W
R/W
R/W
07
H
08
H
09
H
0A
H
00
H
00
H
00
H
01FF
H
87
88
89
90
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