- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383995 > TE3-MUX (INFINEON TECHNOLOGIES AG) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 58/211頁 |
| 文件大小： | 2567K |
| 代理商： | TE3-MUX |
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PEB 3445 E
Functional Description
Data Sheet
58
2001-06-29
4.6.3.2
The C-bit parity Path Maintenance Data Link Channel supports additionally DMA signals
to optimize data transfers to and from the internal FIFOs. Request signals for transmit
and receive direction indicate free respectively available channel data. The RME
(Receive Message End) signal and the TXME (Transmit Message Complete) signal
indicates the end of a message.
DMA Supported Data Transmission
Receive Direction
Data reception can be initiated by enabling the HDLC controller and setting the DMA
functionality in register PRCFG. As soon as there is a data byte in the receiver the TE3-
MUX autonomously requests a data transfer by activating the DRR line. This indicates
to the DMA controller to read a data byte out of the receive FIFO PRFF. This sequence
continuous until the last byte is transferred via the DMA controller. The last byte in the
receive FIFO is always the status byte which contains the frame status information, e.g.
’Receive Abort’ or ‘CRC error’. When the last byte of a message was read out of the
receive FIFO the signal RME is asserted to indicate that the port status register PPSR
needs to be read in order to free the internal buffer.
Figure 12
DMA Supported Receive Sequence
Transmit Direction
Prior to data transmission the HDLC controller has to be enabled and the DMA support
must be activated via the register PXCFG. As long as there is free space in the transmit
FIFO the signalling controller requests data by asserting the DRT line which indicates
that the external DMA controller can write data to the transmit FIFO. While writing the
last byte of a message the external DMA must assert the signal TXME, that is the signal
Read
PPSR
Receive frame (8 bytes)
D0
D1
D2
C-bit Parity
Path Main-
tenance Data
Link
Local Bus
Interface
Enable
DMA
D3
D4
D5
CRC CRC Flag
RD D0
(PRFF)
DRR
RD D5
(PRFF)
DRR
DRR
RD
Status
(PRFF)
XME
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PDF描述 |
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