- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383995 > TE3-MUX (INFINEON TECHNOLOGIES AG) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號(hào)： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 165/211頁(yè) |
| 文件大?。?/td> | 2567K |
| 代理商： | TE3-MUX |
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PEB 3445 E
Register Description
Data Sheet
165
2001-06-29
FPSR
FEAC Port Status register
Access
Address
Reset Value
: read
: 88
H
: 2000
H
XRA
Transmit Repeat Active
This bit indicates that the transmit signalling controller is operating in
repeat mode.
0
Normal operation
1
Repeat operation
Transmit FIFO Write Enable
This bit indicates that data can be written to XFF.XFIFO. This bit is for
polling use with the same meaning as the ’Transmit Pool Ready’
interrupt vector.
Receive Byte Count
This bit field indicates the amount of data stored in the receive FIFO.
Valid after a ’Receive Message End’ interrupt vector is generated.
Receive byte count will be cleared, when a ’Receive Message Clear’
command is executed via register HND.
Note: A zero byte count in combination with a ‘Receive Pool Full’ or
’Receive Message End’ interrupt vector means that 32 bytes are
available in the receive FIFO. However evaluating RBC is not
necessary when the ’Receive Pool Full’ interrupt was received.
BOM Receive FIFO Overflow
0
No overflow
1
RFF overflow
The status word will be cleared after a ’Receive Message Clear’
command is issued.
XFW
RBC
BRFO
15
14
13
12
8
5
4
0
0
XRA XFW
RBC(4:0)
-
-
BRFO
STAT(4:0)
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PDF描述 |
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