- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383995 > TE3-MUX (INFINEON TECHNOLOGIES AG) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號(hào)： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 63/211頁 |
| 文件大?。?/td> | 2567K |
| 代理商： | TE3-MUX |
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PEB 3445 E
Interface Description
Data Sheet
63
2001-06-29
5
Interface Description
5.1
Local Microprocessor Interface
The Local Microprocessor Interface is a demultiplexed/multiplexed switchable Intel or
Motorola style interface with an 8- or 16-bit bus interface.
5.1.1
The Intel mode supports a 16- or 8-bit bus interface with demultiplexed or multiplexed
bus operation. For multiplexed bus operation LA(7:0) must be connected to LD(7:0). The
TE3-MUX uses the port pins LA(7:0) for the 8 bit address and the port pins LD(15:0) for
16/8 bit data or LD(7:0) in 8-bit interface mode. A read/write access is initiated by placing
an address on the address bus and then asserting LCS. The external processor then
activates the respective command signal (LRD, LWR). Data is driven onto the data bus
either by the TE3-MUX (for read cycles) or by the external processor (for write cycles).
After a period of time, which is determined by the access time to the internal registers
valid data is placed on the bus.
In multiplexed bus operation a falling edge of LALE indicates a valid address on LA(7:0)
and the corresponding byte enable on LBHE. If operated in demultiplexed operated
LALE must be connected to V
DD3
.
Note: LCS need not to be deasserted between two subsequent cycles to the same
device.
Intel Mode
Read cycles
Input data can be latched and the command signal can be deactivated now. This causes
the TE3-MUX to remove its data from the data bus which is then tri-stated again.
Write cycles
The command signal can be deactivated now. If a subsequent bus cycle is required, the
external processor can place the respective address on the address bus.
Table 5
Data Bus Access 16-bit Intel Mode
LBHE
0
0
1
1
LA(0)
0
1
0
1
Register Access
Word access (16 bit)
Byte access (8 bit), odd address
Byte access (8 bit), even address
No data transfer
Data Pins Used
LD(15:0)
LD(15:8)
LD(7:0)
-
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