- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383995 > TE3-MUX (INFINEON TECHNOLOGIES AG) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 56/211頁 |
| 文件大?。?/td> | 2567K |
| 代理商： | TE3-MUX |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁當(dāng)前第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁
PEB 3445 E
Functional Description
Data Sheet
56
2001-06-29
Note: For a description of the status information refer to
Page 165
and
Page 177
.
After the received data has been read from the FIFO, the receive FIFO has to be
released by the CPU with the command ’Receive Message Complete’ (FHND.RMC,
PHND.RMC). The CPU has to process a ’Receive Pool Full’ interrupt and issue the
’Receive Message Complete’ command before the second page of the FIFO becomes
full. Otherwise a ’Receive Data Overflow’ condition will occur. This time is dependent on
the threshold programmed (smaller threshold results in shorter time).
Figure 10
Interrupt Driven Reception Sequence Example (32-byte Receive
Threshold)
Transmit Direction
In the transmit direction after checking the transmit FIFO status by polling the transmit
FIFO write enable bit (FPSR.XFW, PPSR.XFW) or after a ’Transmit Pool Ready’
interrupt, up to 32 bytes may be written to the transmit FIFO (bit field FXFF.XFIFO,
PXFF.XFIFO) by the CPU.
Transmission of a frame can be started by issuing a ’Start
Transmission’ command (see register FHND on
Page 167
for Far End Alarm and
Control Channel and register PHND on
Page 179
for C-bit parity Path Maintenance Data
00011
B
Not Octet
BOM Filtered Data
Undeclared
BOM Idle
n/a
00100
B
00101
B
CRC Error
Channel Off
C-bit Parity Path
Maintenance Data Link
Far End Alarm and
Control Channel
RD
32 bytes
RD
32 bytes
RD
15 bytes
RD
RBC
RD
status
RPF
RPF
RME
RMC
RMC
32 bytes
32 bytes
15 bytes
RMC
Receive frame (79 bytes)
FDL channel
Local Bus
Interface
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PDF描述 |
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