- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383995 > TE3-MUX (INFINEON TECHNOLOGIES AG) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號(hào)： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 70/211頁 |
| 文件大?。?/td> | 2567K |
| 代理商： | TE3-MUX |
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PEB 3445 E
Interface Description
Data Sheet
70
2001-06-29
5.3
JTAG Interface
A test access port (TAP) is implemented in the TE3-MUX. The essential part of the TAP
is a finite state machine (16 states) controlling the different operational modes of the
boundary scan. Both, TAP controller and boundary scan, meet the requirements given
by the JTAG standard: IEEE 1149.1.
Figure 22
gives an overview about the TAP
controller.
Figure 22
Block Diagram of Test Access Port and Boundary Scan Unit
If no boundary scan operation is planned TRST has to be connected to V
SS
. TMS and
TDI do not need to be connected since pull- up transistors ensure high input levels in this
case. Nevertheless it would be a good practice to put the unused inputs to defined levels.
In this case, if the JTAG is not used:
TMS = TCK = ‘1’ is recommended.
Test handling (boundary scan operation) is performed via the pins TCK (Test Clock),
TMS (Test Mode Select), TDI (Test Data Input) and TDO (Test Data Output) when the
TAP controller is not in its reset state, i. e. TRST is connected to
V
DD3
or TRST input is
open in which case internal pull sets TRST to
V
DD3
. Test data at TDI are loaded with a
clock signal connected to TCK. ‘1’ or ‘0’ on TMS causes a transition from one controller
state to another; constant ‘1’ on TMS leads to normal operation of the chip.
An input pin (I) uses one boundary scan cell (data in), an output pin (O) uses two cells
(data out, enable) and an I/O-pin (I/O) uses three cells (data in, data out, enable). Note
that most functional output and input pins of the TE3-MUX are tested as I/O pins in
boundary scan, hence using three cells. The boundary scan unit of the TE3-MUX
Clock Generation
Test Access Port (TAP)
TAP Controller
- Finite State Machine
- Instruction Register (4 bit)
- Test Signal Generator
CLOCK
TCK
TRST
TMS
Reset
Data in
TDI
Test
Control
TDO
Enable
Data out
CLOCK
I
B
Control
Bus
ID Data out
SS Data
out
n
.
.
.
.
.
.
1
2
Pins
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