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參數(shù)資料
| 型號： | SYM53C1010-33 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器) |
| 中文描述： | PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器） |
| 文件頁數(shù)： | 81/384頁 |
| 文件大小： | 3924K |
| 代理商： | SYM53C1010-33 |
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SCSI Functional Description
2-53
the interrupt in
SCSI Interrupt Status Zero (SIST0)
, but does not assert
the INTA/ (or INTB/) pin. Since no interrupt is generated, future interrupts
move into
SCSI Interrupt Status Zero (SIST0)
or
SCSI Interrupt Status
One (SIST1)
instead of stacking behind another interrupt. When another
interrupt condition occurs, the bit corresponding to the earlier masked
nonfatal interrupt is set.
A related situation to interrupt stacking is when two interrupts occur
simultaneously. Since stacking does not occur until the SIP or DIP bits
are set, there is a small timing window in which multiple interrupts can
occur but are not stacked. These could be multiple SCSI interrupts (SIP
set), multiple DMA interrupts (DIP set), or multiple SCSI and multiple
DMA interrupts (both SIP and DIP set).
As previously mentioned, DMA interrupts do not attempt to flush the
FIFOs before generating the interrupt. It is important to set either the
Clear DMA FIFO (CLF) and Clear SCSI FIFO (CSF) bits if a DMA
interrupt occurs and the DMA FIFO Empty (DFE) bit is not set. This is
because any future SCSI interrupts are not posted until the DMA FIFO
is cleared of data. These ‘locked out’ SCSI interrupts are posted as soon
as the DMA FIFO is empty.
2.2.16.6 Halting in an Orderly Fashion
When an interrupt occurs, the SYM53C1010 attempts to halt in an
orderly fashion.
If the interrupt occurs in the middle of an instruction fetch, the fetch
is completed, except in the case of a Bus Fault. Execution does not
begin, but the DSP points to the next instruction since it is updated
when the current instruction is fetched.
If the DMA direction is a write to memory and a SCSI interrupt
occurs, the SYM53C1010 attempts to flush the DMA FIFO to
memory before halting. Under any other circumstances, only the
current cycle is completed before halting, so the DFE bit in
DMA
Status (DSTAT)
should be checked to determine if any data remains
in the DMA FIFO.
SCSI SREQ/SACK handshakes that are in progress are completed
before halting.
The SYM53C1010 attempts to clean up any outstanding
synchronous offset before halting.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SYM53C1010R | PCI-Dual Channel Ultra160 SCSI Controller(PCI-雙通道Ultra160 SCSI控制器) |
| SYM53C1010 | PCI-Single Channel Ultra160 SCSI Controller(PCI-單通道Ultra160 SCSI控制器) |
| SYM53C120 | SCSI Bus Expander(SCSI總線擴展器) |
| SYM53C140 | Ultra2 SCSI Bus Expander(Ultra2 SCSI總線擴展器) |
| SYM53C141 | SCSI Bus Expander(SCSI總線擴展器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SYM53C141 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Interface IC |
| SYM53C400A | 制造商:SYMBIOS 功能描述: |
| SYM53C770 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PBGA) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PQFP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
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