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參數(shù)資料
| 型號： | SYM53C1010-33 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器) |
| 中文描述： | PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器） |
| 文件頁數(shù)： | 71/384頁 |
| 文件大?。?/td> | 3924K |
| 代理商： | SYM53C1010-33 |
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SCSI Functional Description
2-43
initiator. Status bits, in the
SCSI Interrupt Status Zero (SIST0)
register,
and interrupt bits, in the
SCSI Interrupt Enable Zero (SIEN0)
register,
indicate if the SYM53C1010 has been selected or reselected.
2.2.15 Synchronous Operation
The SYM53C1010 can transfer synchronous SCSI data in both the
initiator and target modes. The SYM53C1010’s SCLK input must be
connected to a 40 MHz oscillator. The
SCSI Transfer (SXFER)
register
controls the synchronous offset while the
SCSI Control Three (SCNTL3)
register controls the synchronous clock converters. These registers may
be loaded by the CPU before SCRIPTS execution begins, from within
SCRIPTS, with a Table Indirect I/O instruction, or with a Read-Modify-
Write instruction.
The SYM53C1010 can receive data from the SCSI bus at a synchronous
transfer period as short as 12.5 ns, regardless of the transfer period used
to send data. The SYM53C1010 can receive data at one-fourth of the
divided SCLK frequency. Depending on the SCLK frequency, the
negotiated transfer period, and the synchronous clock divider, the
SYM53C1010 can send synchronous data at intervals as short as 12.5
ns for Ultra3 SCSI, 25 ns for Ultra2 SCSI, 50 ns for Ultra SCSI, 100 ns
for fast SCSI and 200 ns for SCSI-1.
2.2.15.1 Determining the Data Transfer Rate
Synchronous data transfer rates are controlled by bits in two different
registers of the SYM53C1010. Following is a brief description of these
bits.
Figure 2.5
illustrates the clock division factors used in each register
as well as the role of the register bits in determining the transfer rate.
2.2.15.2
SCSI Control Three (SCNTL3)
Register, Bits [6:4] (SCF[2:0])
The SCF[2:0] bits select the factor by which the frequency of SCLK is
divided before its presentation to the synchronous SCSI control logic.
The synchronous transfer speed is determined by the combination of the
divided clock and the setting of the XCLKS_ST, XCLKS_DT, XCLKH_ST,
and XCLKH_DT bits in the
SCSI Control Four (SCNTL4)
register. The
table below gives the clock dividers available. Refer to
Table 4.4
, “
Double
Transition Transfer Rates
”, and
Table 4.5,
“
Single Transition Transfer
相關(guān)PDF資料 |
PDF描述 |
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