參數(shù)資料
型號(hào)： SYM53C1010-33
廠商： LSI Corporation
英文描述： PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器)
中文描述： PCI到雙通道個(gè)Ultra3 SCSI多功能控制器（與雙通道的PCI個(gè)Ultra3 SCSI連接的多功能控制器）
文件頁(yè)數(shù)： 65/384頁(yè)
文件大?。?/td> 3924K
代理商： SYM53C1010-33
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SCSI Functional Description
2-37
CRC Request Pending
SCSI Control Zero
(SCNTL0)
, Bit 2
This bit indicates it is acceptable to force a CRC
request. This bit will only be clear when a CRC request
has been sent and no data has been transferred since
the request. This bit may be used to prevent
back-to-back CRC conditions.
This bit is set to cause internal logic not to check or
report CRC errors during Ultra3 transfers.
This bit is set to cause the device to not check for a
CRC request prior to a phase change on the SCSI bus.
This condition normally causes a SCSI error condition.
Note: Setting this bit makes the SYM53C1010
noncompliant to the SPI-3 specification. This bit should
not be set under normal operating conditions.
When set, this bit resets the internal CRC interval
counter to zero.
These bits determine when a CRC request is sent out
by the device. The interval is only applicable when the
device is operating in target mode and transferring data
in DT Data-In or DT Data-Out phases. The intervals are
provided, in bytes, as: 0x0 = disabled; 0x1 = 128; 0x2 =
256; 0x3 = 512; ... ; 0x9 = 32768; 0xA = 65536;
0xB–0xF = Reserved.
Disable CRC Checking
CRC Control Zero
(CRCCNTL0)
, Bit 7
CRC Control Zero
(CRCCNTL0)
, Bit 6
Disable CRC Protocol
Checking
CRC Reset Counter
(Target Mode Only)
CRC Interval Counter
(Target Mode Only)
CRC Control Zero
(CRCCNTL0)
, Bit 5
CRC Control Zero
(CRCCNTL0)
, Bits
[3:0]
Table 2.6
SCSI Parity Errors and Interrupts
DHP
1
1. DHP = Disable Halt on SATN/ or Parity Error (bit 5,
SCSI Control One (SCNTL1)
)
2. PAR = Parity Error (bit 0
SCSI Interrupt Enable One (SIEN1)
)
PAR
2
Description
0
0
Halts when a parity error occurs in the target or initiator mode and
does NOT generate an interrupt.
0
1
Halts when a parity error occurs in the target mode and generates
an interrupt in the target or initiator mode.
1
0
Does not halt in target mode when a parity error occurs until the
end of the transfer. An interrupt is not generated.
1
1
Does not halt in target mode when a parity error occurs until the
end of the transfer. An interrupt is generated.
Table 2.5
Bits Used for Parity/CRC/AIP Control and Generation (Cont.)
Bit Name
Location
Description
相關(guān)PDF資料
PDF描述
SYM53C1010R PCI-Dual Channel Ultra160 SCSI Controller(PCI-雙通道Ultra160 SCSI控制器)
SYM53C1010 PCI-Single Channel Ultra160 SCSI Controller(PCI-單通道Ultra160 SCSI控制器)
SYM53C120 SCSI Bus Expander(SCSI總線擴(kuò)展器)
SYM53C140 Ultra2 SCSI Bus Expander(Ultra2 SCSI總線擴(kuò)展器)
SYM53C141 SCSI Bus Expander(SCSI總線擴(kuò)展器)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SYM53C141 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Interface IC
SYM53C400A 制造商:SYMBIOS 功能描述:
SYM53C770 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller
SYM53C876E(PBGA) 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller
SYM53C876E(PQFP) 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller
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