參數(shù)資料
型號： SYM53C1010-33
廠商： LSI Corporation
英文描述： PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器)
中文描述： PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器）
文件頁數(shù)： 64/384頁
文件大?。?/td> 3924K
代理商： SYM53C1010-33
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2-36
Functional Description
Table 2.5
Bits Used for Parity/CRC/AIP Control and Generation
Bit Name
Location
Description
AAP (Assert SATN/ on
Parity/CRC/AIP Errors)
SCSI Control Zero
(SCNTL0)
, Bit 1
When this bit is set, the SYM53C1010 SCSI function
automatically asserts the SATN/ signal upon detection
of a parity, CRC, or AIP error. SATN/ is only asserted in
initiator mode.
When set, this bit enables parity checking on the
SYM53C1010. The SYM53C1010 checks for odd parity.
EPC (Enable
Parity/CRC/AIP
Checking)
Assert Even SCSI
Parity
Disable Halt on SATN/
or Parity/CRC/AIP Error
(Target Mode Only)
Enable Parity/CRC/AIP
Error Interrupt
SCSI Control Zero
(SCNTL0)
, Bit 3
SCSI Control One
(SCNTL1)
, Bit 2
SCSI Control One
(SCNTL1)
, Bit 5
When set, this bit forces even SCSI parity on each byte
sent to the SCSI bus from the SYM53C1010.
This bit determines if the SYM53C1010 should halt
operations when a parity error is detected in target
mode.
This bit determines whether the SYM53C1010
generates an interrupt when it detects a SCSI
Parity/CRC/AIP error.
This status bit is set whenever the SYM53C1010
detects a Parity/CRC/AIP error on the SCSI bus.
SCSI Interrupt
Enable Zero
(SIEN0)
, Bit 0
SCSI Interrupt
Status Zero (SIST0)
,
Bit 0
SCSI Status Zero
(SSTAT0)
, Bit 0
SCSI Status Two
(SSTAT2)
, Bit 0
SCSI Status Two
(SSTAT2)
, Bit 3
SCSI Status One
(SSTAT1)
, Bit 3
Chip Test Four
(CTEST4)
, Bit 3
DMA Status
(DSTAT)
, Bit 6
Parity Error
Status of SCSI Parity
Signal
SCSI SDP1 Signal
This status bit represents the active HIGH current state
of the SCSI SDP0 parity signal.
This bit represents the active HIGH current state of the
SCSI SDP1 parity signal.
These bits reflect the SCSI odd parity signal
corresponding to the data latched into the
SCSI Input
Data Latch (SIDL)
register.
Latched SCSI Parity
Master Parity Error
Enable
Master Data Parity
Error
This bit enables parity checking during PCI master data
phases.
This bit is set when the SYM53C1010, as a PCI master,
detects a target device signaling a parity error during a
data phase.
By clearing this bit, a Master Data Parity Error does not
cause assertion of INTA/ (or INTB/) but the status bit is
set in the
DMA Status (DSTAT)
register.
Setting this bit enables the AIP checking and generation
of the upper byte lane of protection information during
command, status, and message phases.
Master Data Parity
Error Interrupt Enable
DMA Interrupt
Enable (DIEN)
, Bit 6
AIP Checking
SCSI Control Four
(SCNTL4)
, Bit 6
相關PDF資料
PDF描述
SYM53C1010R PCI-Dual Channel Ultra160 SCSI Controller(PCI-雙通道Ultra160 SCSI控制器)
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參數(shù)描述
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SYM53C876E(PBGA) 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller
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