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參數(shù)資料
| 型號： | SYM53C1010-33 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器) |
| 中文描述： | PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器） |
| 文件頁數(shù)： | 37/384頁 |
| 文件大?。?/td> | 3924K |
| 代理商： | SYM53C1010-33 |
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PCI Functional Description
2-9
If the Read Multiple mode is enabled, Read Multiple commands are
issued if the Read Multiple conditions are met.
2.1.2.13 Memory Write and Invalidate Command
The Memory Write and Invalidate command is identical to the Memory
Write command, except it additionally guarantees a minimum transfer of
one complete cache line. That is, the master intends to write all bytes
within the addressed cache line in a single PCI transaction unless
interrupted by the target. This command requires implementation of the
PCI
Cache Line Size (CLS)
register. The SYM53C1010 enables Memory
Write and Invalidate cycles when bit 0 (WRIE), in the
Chip Test Three
(CTEST3)
register, and bit 4 (WIE), in the PCI
Command
register, are
set.
When the following conditions are met, Memory Write and Invalidate
commands are issued:
The following bits are set:
–
the CLSE bit (Cache Line Size Enable, bit 7, of the
DMA Control
(DCNTL)
register),
–
the WRIE bit (Write and Invalidate Enable, bit 0, of the
Chip Test
Three (CTEST3)
register),
–
bit 4 of the PCI configuration
Command
register.
The
Cache Line Size (CLS)
register for each function contains a
legal burst size value (4, 8, 16, 32, 64, or 128 Dwords) that is less
than or equal to the
DMA Mode (DMODE)
burst size.
The chip has enough bytes in the DMA FIFO to complete at least
one full cache line burst.
The chip is aligned to a cache line boundary.
When these conditions are met, the SYM53C1010 issues a Write and
Invalidate command instead of a Memory Write command during all PCI
write cycles.
Multiple Cache Line Transfers –
The Memory Write and Invalidate
command can write multiple cache lines of data in a single bus
ownership. The chip issues a burst transfer as soon as it reaches a
cache line boundary. The transfer size is not automatically the cache line
size, but rather a multiple of the cache line size specified in Revision 2.2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SYM53C1010R | PCI-Dual Channel Ultra160 SCSI Controller(PCI-雙通道Ultra160 SCSI控制器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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