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參數(shù)資料
| 型號： | MSC8256TVT1000B |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 61/70頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 6 CORE 1GHZ 783FCPBGA |
| 標準包裝： | 1 |
| 系列： | StarCore |
| 類型： | SC3850 內(nèi)核 |
| 接口： | 以太網(wǎng)，I²C，PCI，RGMII，串行 RapidIO，SGMII，SPI，UART/USART |
| 時鐘速率： | 1.0GHz |
| 非易失內(nèi)存： | ROM（96 kB） |
| 芯片上RAM： | 576kB |
| 電壓 - 輸入/輸出： | 2.50V |
| 電壓 - 核心： | 1.00V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
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MSC8256 Six-Core Digital Signal Processor Data Sheet, Rev. 6
Hardware Design Considerations
Freescale Semiconductor
64
The signal names in Table 44 and Table 45 are generic names for a RapidIO interface. For actual pin names refer to Table 1.
3.5.2.2
HSSI Specific Lane Is Not Used
Table 44. Connectivity of Serial RapidIO Interface Related Pins When the RapidIO Interface Is Not Used
Signal Name
Pin Connection
SR_IMP_CAL_RX
NC
SR_IMP_CAL_TX
NC
SR[1–2]_REF_CLK
SXCVSS
SR[1–2]_REF_CLK
SXCVSS
SR[1–2]_RXD[3–0]
SXCVSS
SR[1–2]_RXD[3–0]
SXCVSS
SR[1–2]_TXD[3–0]
NC
SR[1–2]_TXD[3–0]
NC
SR[1–2]_PLL_AVDD
In use
SR[1–2]_PLL_AGND
In use
SXPVSS
In use
SXCVSS
In use
SXPVDD
In use
SXCVDD
In use
Note:
All lanes in the HSSI SerDes should be powered down. Refer to the MSC8256 Reference Manual for details.
Table 45. Connectivity of HSSI Related Pins When Specific Lane Is Not Used
Signal Name
Pin Connection
SR_IMP_CAL_RX
In use
SR_IMP_CAL_TX
In use
SR[1–2]_REF_CLK
In use
SR[1–2]_REF_CLK
In use
SR[1–2]_RXDn
SXCVSS
SR[1–2]_RXDn
SXCVSS
SR[1–2]_TXDn
NC
SR[1–2]_TXDn
NC
SR[1–2]_PLL_AVDD
in use
SR[1–2]_PLL_AGND
in use
SXPVSS
in use
SXCVSS
in use
SXPVDD
in use
SXCVDD
in use
Note:
The n indicates the lane number {0,1,2,3} for all unused lanes.
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參數(shù)描述 |
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