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參數(shù)資料
| 型號： | MSC8256TVT1000B |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 32/70頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 6 CORE 1GHZ 783FCPBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | StarCore |
| 類型： | SC3850 內(nèi)核 |
| 接口： | 以太網(wǎng)，I²C，PCI，RGMII，串行 RapidIO，SGMII，SPI，UART/USART |
| 時鐘速率： | 1.0GHz |
| 非易失內(nèi)存： | ROM（96 kB） |
| 芯片上RAM： | 576kB |
| 電壓 - 輸入/輸出： | 2.50V |
| 電壓 - 核心： | 1.00V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
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MSC8256 Six-Core Digital Signal Processor Data Sheet, Rev. 6
Electrical Characteristics
Freescale Semiconductor
38
Figure 11 shows the DDR2 and DDR3 SDRAM interface input timing diagram.
2.6.1.2
DDR SDRAM Output AC Timing Specifications
Table 21 provides the output AC timing specifications for the DDR SDRAM interface.
Notes:
1.
tCISKEW represents the total amount of skew consumed by the controller between MDQS[n] and any corresponding bit that is
captured with MDQS[n]. Subtract this value from the total timing budget.
2.
At recommended operating conditions with VDDDDR (1.8 V or 1.5 V) ± 5%
3.
The amount of skew that can be tolerated from MDQS to a corresponding MDQ signal is called tDISKEW.This can be
determined by the following equation: tDISKEW =±(T ÷ 4 – abs(tCISKEW)) where T is the clock period and abs(tCISKEW) is the
absolute value of tCISKEW.
Figure 11. DDR2 and DDR3 SDRAM Interface Input Timing Diagram
Table 21. DDR SDRAM Output AC Timing Specifications
Parameter
Symbol 1
Min
Max
Unit
Notes
MCK[n] cycle time
tMCK
2.5
5
ns
2
ADDR/CMD output setup with respect to MCK
800 MHz data rate
667 MHz data rate
tDDKHAS
0.917
1.10
—
ns
3
ADDR/CMD output hold with respect to MCK
800 MHz data rate
667 MHz data rate
tDDKHAX
0.767
1.02
—
ns
3
MCSn output setup with respect to MCK
800 MHz data rate
667 MHz data rate
tDDKHCS
0.917
1.10
—
ns
3
MCSn output hold with respect to MCK
800 MHz data rate
667 MHz data rate
tDDKHCX
0.767
1.02
—
ns
3
MCK to MDQS Skew
800 MHz data rate
667 MHz data rate
tDDKHMH
–0.4
–0.6
0.375
0.6
ns
4
Table 20. DDR SDRAM Input AC Timing Specifications (continued)
Parameter
Symbol
Min
Max
Unit
Notes
MCK[n]
tMCK
MDQ[n]
MDQS[n]
tDISKEW
D1
D0
tDISKEW
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參數(shù)描述 |
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| MSC8256TVT800B | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DSPStarcore 6-core RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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