參數(shù)資料
型號： M32196F8UFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 847/1044頁
文件大?。?/td> 5857K
代理商： M32196F8UFP
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NON-BREAK DEBUG (NBD)
16
16-12
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
16.6.2 Event Condition Setting Register
Event Condition Setting Register (EVTU_C)
<Address: H'820 (NBD space)>
123456
b7
b0
ACC0
ACC1
??
0
<Upon exiting reset: Undefined>
b
Bit Name
Function
R
W
0–4
No function assigned. Fix to "0."
00
5, 6
ACC1, ACC0
Specify R/W condition for event detection
R
W
ACC1 ACC0
Event generation condition
0
Read access
0
1
Write access
1
0
Read or write access
1
Settings inhibited
No function assigned. Fix to "0."
00
Notes: In the NBDEN bit of NBD enable register (NBDENB), AVTU_A bit value becomes indefinite after setting from "0" (disable
NBD operation) to "1" (enable NBD operation).
After e bling NBD operation(after setting "1" in NBDEN bit of NBDENB register), an indefinite value is outputted from
NBDEVENT# pin in NBD pin control register(NBDCNT) during the period of time from setting NBD-related pins to NBD
function to setting value of EVTU_A and EVTU_C are effective(period of time from Ready status to after 3NBDCLK).
During event detection function is used, when the setting value of EVTU_A register or EVTU_C register is changed, the
event detection result by the changed setting conditions becomes effective after 3NBDCLK from setting EVTU_A register or
EVTU_C register (at the time of being Ready state in flag sense period).
For executed-PC event detection can be implemented using the Event Address set registter (EVTU_A) and
the Event Condition set registter (EVTU_C), it is necessary that the target PC address be set in the EVTU_A
register and that the ACC1 and ACC0 bits of the EVTU_C register be set to "H'00" (read access). Once these
settings are made, when the EVTU_A register address is accessed for instruction read (instruction prefetch)
by the CPU, event output can be generated upon detecting this CPU access. In this case, event can also be
generated for an operand access to the EVTU_A register address by the CPU. Note that since this facility is
designed to detect an event occurrence for instruction read access (instruction prefetch), events may be
generated for instructions that actually are not executed.
16.6.3 Event Generation Register
Event Generation Register (NEVNTGEN)
<Address: H'E000 0008>
123456
b7
b0
NEVNTGEN
????????
<Upon exiting reset: Undefined (not readable)>
b
Bit Name
Function
R
W
0–7
NEVNTGEN
When any data is written to this register, a "L" level signal is
–
W
output from the NBDEVNT# pin for 2 BCLK cycles. When this
register is accessed for read, indeterminate data is read out.
Note: If multiple events occur in close proximity in time, the "L" level signal output from the NBDEVNT# pin may only be asserted "L"
for 2 BCLK cycles (i.e., for one event). Conversely, depending on event occurrence conditions, two or more 2-BCLK "L" level
signals may be output in succession.
Figure 16.6.2 Relationship between NBD Event Detection and NBDEVENT# Pin Operation
16.6 Event Detection Function
BCLK
NBD event detection
NBDEVNT# output
For one event detected,
asserted "L" for 2 BCLK
cycles (for one event)
For two events detected,
asserted "L" for 2 BCLK
cycles (for one event)
Asserted "L"
consecutively
for 4 BCLK cycles
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PDF描述
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